Дигитална Верилог Симулација
Дигитални Verilog електронски коло симулација
Jump to TINA Main Page & General Information
- Симулација на Verilog-A & AMS
- Симулација на SystemVerilog
- VHDL симулација
- VHDL-AMS симулација
- Симулација на SystemC
TINA исто така вклучува моќен дигитален модел за симулација на Verilog. Предноста на Verilog во споредба со VHDL дека тоа е полесно да се научат и да се разбере, но постојат повеќе функции во VHDL.
TINA може да ги преведе Verilog моделите и другите дигитални компоненти во VHDL-кодот кој може да се синхронизира, а со користење на софтверскиот пакет Xilinx Webpack може да генерирате датотека со бит-поток која ја опишува имплементацијата на дизајнот и потоа да ја подигнете на Xilinx FPGA чиповите.
Следното коло го споредува истото полно коло со зраци користејќи VHDL и Verilog.
Шематски дел е ист, само кодовите во макроата се различни.
Можете да кликнете двапати на VHDL или макроата на Verilog и притиснете Enter Macro за да ги видите деталите и да го промените кодот ако сакате:
Суштинските делови се многу слични:
Verilog | VHDL |
assign S = A ^ B | S <= (A xor B) |
assign C = A & B | C <= (A and B) |
Ако ја извршите Дигиталната тајминг анализа од менито Анализа. Следниот дијаграм ќе се појави:
Можете да видите дека излезните сигнали од двата модели се исти.