Дигитална Верилог Симулација

Дигитални Verilog електронски коло симулација

Jump to TINA Main Page & General Information 

TINA исто така вклучува моќен дигитален модел за симулација на Verilog. Предноста на Verilog во споредба со VHDL дека тоа е полесно да се научат и да се разбере, но постојат повеќе функции во VHDL.

TINA може да ги преведе Verilog моделите и другите дигитални компоненти во VHDL-кодот кој може да се синхронизира, а со користење на софтверскиот пакет Xilinx Webpack може да генерирате датотека со бит-поток која ја опишува имплементацијата на дизајнот и потоа да ја подигнете на Xilinx FPGA чиповите.

Следното коло го споредува истото полно коло со зраци користејќи VHDL и Verilog.
Симулација на дигитална верига, слика 1

Шематски дел е ист, само кодовите во макроата се различни.

Можете да кликнете двапати на VHDL или макроата на Verilog и притиснете Enter Macro за да ги видите деталите и да го промените кодот ако сакате:

Суштинските делови се многу слични:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Ако ја извршите Дигиталната тајминг анализа од менито Анализа. Следниот дијаграм ќе се појави:

Можете да видите дека излезните сигнали од двата модели се исти.

    X
    Добредојдовте на DesignSoft
    Овозможува разговор ако има потреба од помош за наоѓање на вистинскиот производ или ви треба поддршка.
    wpChatIcon