Дигитална VHDL симулација со TINACloud

VHDL (VHSIC (многу голема брзина интегрирани кола) Хардвер Опис јазик) е IEEE стандард хардвер опис јазик што се користи од страна на електронски дизајнери да се опише и симулираат нивните чипови и системи пред изработка.

TINACloud сега вклучува моќен дигитален VHDL симулациски мотор. Секое дигитално коло во TINACloud може автоматски да се конвертира во VHDL код и да се анализира како дизајн на VHDL. Покрај тоа, можете да го анализирате широкиот опсег на хардвер достапен во VHDL и да ги дефинирате вашите сопствени дигитални компоненти и хардвер во VHDL. Големата предност на VHDL не е само тоа што е IEEE стандард, туку и тоа што може да се реализира автоматски во програмабилни логички уреди како што се FPGA и CPLD.

TINACloud може да генерира VHDL-код што може да се синтетизира заедно со соодветната UCF-датотека ако полето за избор Генерирај синтетизиран код е поставено во менито Анализа/Опции. Можете да ги зачувате креираните VHD и UCF датотеки со командата „Create VHD & UCF File“ во менито T&M. Можете да ги прочитате овие датотеки со бесплатната алатка Webpack на Xilinx, да ја генерирате датотеката со бит-стрим што ја опишува имплементацијата на дизајнот и потоа да ја поставите на чиповите Xilinx FPGA.

Пример: Следното коло е контра, дефинирано во VHDL.

Извршете ја симулацијата онлајн со TINACloud со кликнување на сликата

Динамичка анализа / дигитална VHDL симулација, го дава следниов дијаграм:

Ако кликнете на блокот „Counter“ и во линијата HDL притиснете го копчето …, можете да го видите VHDL кодот што го дефинира бројачот

библиотека иеее; користете ieee.std_logic_1164.all; користете ieee.std_logic_arith.all; ------------------------------------------------- -- Бројачот ENTITY е порта( часовник: во std_logic; јасно: во std_logic; QA, QB, QC, QD: надвор std_logic); КРАЈ бројач; ------------------------------------------------- -- АРХИТЕКТУРА behv на бројачот е сигнал Pre_Q: unsigned( 3 downto 0 ); BEGIN -- описот на однесувањето на процесот на бројачот (часовник, јасно) започнува ако е јасно = '1' потоа Pre_Q <= "0000"; elsif (часовник='1' и часовник' настан) потоа QA <= Pre_Q(0); QB <= Pre_Q(1); QC <= Pre_Q(2); QD <= Pre_Q(3); Pre_Q <= Pre_Q + 1; крај ако; завршување на процесот; КРАЈ behv;

Во TINA можете да го промените кодот VHDL и веднаш да го видите ефектот.

Променете ја линијата Pre_Q <= Pre_Q + 1; погоре Pre_Q <= Pre_Q + 2; и затворете го дијалогот.