VHDL симулацијата во TINA е вклучена во сите верзии

Скокни на Главната страница на ТИНА & Општи информации

VHDL (VHSIC (многу голема брзина интегрирани кола) Хардвер Опис јазик) е IEEE стандард хардвер опис јазик што се користи од страна на електронски дизајнери да се опише и симулираат нивните чипови и системи пред изработка.

TINA верзии 7 и повисоки сега вклучуваат моќен дигитален VHDL симулациски мотор. Секое дигитално коло во TINA може автоматски да се конвертира VHDL код и да се анализира како VHDL дизајн. Покрај тоа, можете да ги анализирате широк спектар на хардвер достапни во VHDL и да ги дефинирате вашите сопствени дигитални компоненти и хардвер во VHDL. Големата предност на VHDL не е само тоа што е IEEE стандард, туку и дека може автоматски да се реализира во програмибилни логички уреди како FPGA и CPLD.

TINA може да генерира VHDL-код што може да се синтетизира заедно со соодветната UCF-датотека ако полето за избор Generate synthesizable code е поставено во менито Analysis / Options. Создадените датотеки VHD и UCF можете да ги зачувате со командата „Креирај VHD & UCF датотека“ во менито Т & М. Можете да ги прочитате овие датотеки со бесплатната алатка Xilinx Webpack, да ја генерирате датотеката со бит-проток што ја опишува имплементацијата на дизајнот и потоа да ја поставите на чилините Xilinx FPGA.

Пример: Следното коло е контра, дефинирано во VHDL.

Динамичка анализа / дигитална VHDL симулација, го дава следниов дијаграм:

Ако кликнете двапати на блокот Counter во TINA и притиснете Enter макро копчето, можете да го видите VHDL кодот дефинирајќи го Counter:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;