Simulasi Litar Elektronik Verilog Digital

Simulasi Litar Elektronik Verilog Digital

Jump to TINA Main Page & General Information 

TINA juga termasuk enjin simulasi Verilog digital yang berkuasa. Kelebihan Verilog berbanding dengan VHDL bahawa lebih mudah untuk dipelajari dan dipahami, namun terdapat lebih banyak ciri dalam VHDL.

TINA boleh menterjemahkan model Verilog dan komponen digital yang lain untuk menyandarkan kod VHDL dan, dengan menggunakan perisian Webpack Xilinx, anda boleh menghasilkan fail aliran bit yang menerangkan pelaksanaan reka bentuk dan kemudian memuat naik ke cip Xilinx FPGA.

Litar berikut membandingkan litar tambahan yang sama menggunakan VHDL dan Verilog.
Simulasi Digital Verilog, imej 1

Bahagian skema adalah sama, hanya kod dalam makro yang berbeza.

Anda boleh klik dua kali pada VHDL atau makro Verilog dan tekan Enter Macro untuk melihat butiran penuh dan edit kod jika anda mahu:

Bahagian penting sangat serupa:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Jika menjalankan Analisis Timing Digital dari menu Analisis. Gambar rajah berikut akan muncul:

Anda dapat melihat bahawa isyarat keluaran dari kedua-dua model adalah sama.