Simulasi VHDL Digital dengan TINACloud

VHSL (VHSIC (Litar Bersepadu Berkelajuan Tinggi) Penerangan Komputer) adalah bahasa penerangan perkakasan hardware IEEE yang digunakan oleh pereka elektronik untuk menggambarkan dan meniru cip dan sistem mereka sebelum membuat fabrikasi.

TINACloud kini termasuk enjin simulasi VHDL digital yang berkuasa. Mana-mana litar digital di TINACloud boleh secara automatik ditukar kod VHDL dan dianalisis sebagai reka bentuk VHDL. Di samping itu, anda boleh menganalisis pelbagai perkakasan yang terdapat di VHDL dan menentukan komponen dan perkakasan digital anda sendiri dalam VHDL. Kelebihan VHDL bukan hanya standard IEEE, tetapi juga dapat direalisasikan secara automatik dalam peranti logik yang dapat diprogram seperti FPGA dan CPLDs.

TINACloud boleh menghasilkan kod VHDL yang disintesis bersama dengan fail UCF yang sepadan jika kotak semak Kod Generasi yang disintesis ditetapkan dalam menu Analisis / Pilihan. Anda boleh menyimpan fail VHD dan UCF yang dicipta dengan arahan "Buat Fail VHD & UCF" dalam menu T & M. Anda boleh membaca fail-fail ini dengan Webpack utiliti percuma Xilinx, menghasilkan fail bit-stream yang menerangkan pelaksanaan reka bentuk dan kemudian memuat naik ke cip Xilinx FPGA.

Contoh: Litar berikut adalah kaunter, yang ditakrifkan dalam VHDL.

Jalankan simulasi secara dalam talian dengan TINACloud dengan mengklik gambar

Analisis Running / Simulasi VHDL Digital, memberikan rajah berikut:

Simulasi VHDL Digital, imej 3

Jika anda mengklik blok "Kaunter" dan dalam baris HDL tekan butang ... anda boleh melihat kod VHDL yang menentukan Kaunter

perpustakaan ieee; gunakan ieee.std_logic_1164.all; gunakan ieee.std_logic_arith.all; -------------------------------------------------- - Kaunter ENTITY ialah port (jam: di std_logic; jelas: dalam std_logic; QA, QB, QC, QD: out std_logic); Counter counter; -------------------------------------------------- - ARVITECTURE behv counter adalah isyarat Pre_Q: unsigned (3 ke bawah 0); BEGIN - perihalan tingkah laku proses kaunter (jam, jelas) bermula jika jelas = '1' kemudian Pre_Q <= "0000"; elsif (jam = '1' dan clock'event) maka QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; akhir jika; proses akhir; END behv; 

Di TINA anda boleh menukar kod VHDL dan melihat kesannya dengan segera.

Tukar garisan Pre_Q <= Pre_Q + 1; di atas untuk Pre_Q <= Pre_Q + 2; dan menutup dialog.

Sekarang Analisis / Digital simulasi VHDL menghasilkan rajah berikut:

Simulasi vhdl digital, imej 4