Simulasi VHDL Digital dengan TINACloud

VHSL (VHSIC (Litar Bersepadu Berkelajuan Tinggi) Penerangan Komputer) adalah bahasa penerangan perkakasan hardware IEEE yang digunakan oleh pereka elektronik untuk menggambarkan dan meniru cip dan sistem mereka sebelum membuat fabrikasi.

TINACloud kini menyertakan enjin simulasi VHDL digital yang kuat. Sebarang litar digital di TINACloud secara automatik dapat menukar kod VHDL dan dianalisis sebagai reka bentuk VHDL. Di samping itu, anda boleh menganalisis pelbagai perkakasan yang terdapat di VHDL dan menentukan komponen dan perkakasan digital anda sendiri di VHDL. Kelebihan besar VHDL bukan hanya itu adalah standard IEEE, tetapi juga dapat direalisasikan secara automatik dalam peranti logik yang dapat diprogramkan seperti FPGA dan CPLD.

TINACloud dapat menghasilkan kod VHDL yang dapat disintesis bersama dengan fail UCF yang sesuai jika kotak pilihan Hasilkan kod yang dapat disintesis ditetapkan dalam menu Analisis / Pilihan. Anda dapat menyimpan fail VHD dan UCF yang dibuat dengan perintah "Buat Fail VHD & UCF" di menu T&M. Anda boleh membaca fail ini dengan Webpack utiliti percuma Xilinx, menghasilkan fail bit-stream yang menerangkan pelaksanaan reka bentuk dan kemudian memuat naiknya ke cip Xilinx FPGA.

Contoh: Litar berikut adalah kaunter, yang ditakrifkan dalam VHDL.

Jalankan simulasi secara dalam talian dengan TINACloud dengan mengklik gambar

Analisis Running / Simulasi VHDL Digital, memberikan rajah berikut:

Sekiranya anda mengklik blok "Counter" dan di baris HDL tekan butang ... anda dapat melihat kod VHDL yang menentukan Counter

perpustakaan ieee; gunakan ieee.std_logic_1164.all; gunakan ieee.std_logic_arith.all; -------------------------------------------------- - Kaunter ENTITY adalah port (jam: dalam std_logic; jelas: dalam std_logic; QA, QB, QC, QD: out std_logic); Kaunter TAMAT; -------------------------------------------------- - ARKITEKTUR tingkah laku kaunter adalah isyarat Pre_Q: tidak ditandatangani (3 ke bawah 0); BEGIN - penerangan tingkah laku proses pembilang (jam, jelas) bermula jika jelas = '1' kemudian Pre_Q <= "0000"; elsif (jam = '1' dan jam'event) kemudian QA <= Pre_Q (0); QB <= Pra_Q (1); QC <= Pra_Q (2); QD <= Pra_Q (3); Pra_Q <= Pra_Q + 1; tamat sekiranya; proses akhir; TAMAT tingkah laku;

Di TINA anda boleh menukar kod VHDL dan melihat kesannya dengan segera.

Tukar garisan Pra_Q <= Pra_Q + 1; di atas untuk Pra_Q <= Pra_Q + 2; dan menutup dialog.