Simulasi VHDL dalam TINA termasuk dalam semua versi

Simulasi VHDL dalam TINA termasuk dalam semua versi

VHSL (VHSIC (Litar Bersepadu Berkelajuan Tinggi) Penerangan Komputer) adalah bahasa penerangan perkakasan hardware IEEE yang digunakan oleh pereka elektronik untuk menggambarkan dan meniru cip dan sistem mereka sebelum membuat fabrikasi.

TINA versi 7 dan yang lebih tinggi kini termasuk enjin simulasi VHDL digital berkuasa. Mana-mana litar digital di TINA boleh secara automatik ditukar kod VHDL dan dianalisis sebagai reka bentuk VHDL. Di samping itu, anda boleh menganalisis pelbagai perkakasan yang terdapat di VHDL dan menentukan komponen dan perkakasan digital anda sendiri dalam VHDL. Kelebihan VHDL bukan hanya standard IEEE, tetapi juga dapat direalisasikan secara automatik dalam peranti logik yang dapat diprogram seperti FPGA dan CPLDs.

TINA boleh menjana kod VHDL yang disintesis bersama dengan fail UCF yang bersamaan jika kotak semak Kod Generasi disintesis ditetapkan dalam menu Analisis / Pilihan. Anda boleh menyimpan fail VHD dan UCF yang dicipta dengan arahan "Buat Fail VHD & UCF" dalam menu T & M. Anda boleh membaca fail-fail ini dengan Webpack utiliti percuma Xilinx, menghasilkan fail bit-stream yang menerangkan pelaksanaan reka bentuk dan kemudian memuat naik ke cip Xilinx FPGA.

Contoh: Litar berikut adalah kaunter, yang ditakrifkan dalam VHDL.
Simulasi VHDL Digital, imej 1
Analisis Running / Simulasi VHDL Digital, memberikan rajah berikut:
Simulasi VHDL, imej 2
Jika anda klik dua kali pada blok Kaunter di TINA dan tekan butang Enter Makro, anda dapat melihat kod VHDL yang menentukan Kaunter:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

Di TINA anda boleh menukar kod VHDL dan melihat kesannya dengan segera.

Tukar garisan Pre_Q <= Pre_Q + 1; di atas untuk Pre_Q <= Pre_Q + 2; dan menutup dialog.

Sekarang Analisis / Digital simulasi VHDL menghasilkan rajah berikut

Anda juga boleh mengkaji litar ini di TINA's Mod Interaktif.