Simulasi IBIS

Simulasi IBIS

Jump to TINA Main Page & General Information 

Simulasi IBIS

IBIS (Spesifikasi Maklumat Buffer Input / Output) adalah satu kaedah untuk memberi maklumat pemodelan tentang penampan input / output litar bersepadu. Perkara yang baik tentang model IBIS adalah bahawa mereka sering didapati walaupun untuk peranti di mana model peranti lengkap tidak tersedia dari pengeluar untuk sebarang sebab (contohnya kerumitan, perlindungan maklumat proprietari, dll.).

Salah satu kegunaan model IBIS yang paling popular ialah Analisis Integriti Isyarat, termasuk pencocokan impedans dan banyak lagi.

TINA kini menyokong versi IBIS 4.2 yang paling banyak digunakan.

Di TINA, anda boleh menukar model IBIS ke TINA Spice makro dan kemudian gunakannya dalam sebarang litar di TINA. Anda juga boleh melengkapkan model peranti digital yang dipermudahkan-contohnya, MCU dengan model IBIS-untuk lebih menggambarkan kelakuan analog mereka.

Dalam berikut, kami akan menunjukkan penggunaan model IBIS melalui contoh penetapan integriti isyarat antara Texas Instrument TMS320C6748 DSP dan ADS1259 delta-sigma ADC.

pilih File / Import / IBIS File (* .ibs), pilih c6748zce.ibs dari < Direktori TINA >\ Contoh \ IBIS.

Dialog berikut akan dipaparkan. Dalam dialog ini, anda boleh memilih model untuk diimport.

now select SPI1CLK_GP213 isyarat, model PBFZP18LL_X50_PI_3P3 (sel dikendalikan pada 3.3V tanpa pullup atau pulldown), dan Typ set nilai.

Tekan OK. Model IBIS secara automatik ditukar kepada a Spice makro.

IBIS, imej 2

SPI1CLK_GP213 adalah isyarat konfigurasi tuan jam siri cip TMS320C6748 untuk memacu input jam SPI penukar AD, Texas Instruments ADS1259.

pilih File / Import / IBIS File (* .ibs), pilih ads1259.ibs dari < Direktori TINA >\ Contoh \ IBIS.

Dialog berikut akan dipaparkan. Dalam dialog ini, anda boleh memilih model untuk diimport.

now select SCK isyarat masukan, model DIN_PD_3 dan Max nilai (untuk pelbagai voltan 3.3V DVDD).

Tekan OK. Model IBIS secara automatik ditukar kepada a Spice makro.

Sambungkan penimbal DSP I / O ke input ADC dengan talian penghantaran lossless.

Tambahkan sumber kuasa dan penjana voltan untuk membuat isyarat jam sebelah DSP. Letakkan pin voltan untuk simulasi ke nod isyarat.

Kami menyesuaikan parameter talian penghantaran kepada beberapa inci microstrip trace yang diarahkan ke PCB empat lapisan. Ini menghasilkan cc. 500ps kelewatan dan 90 Ohms ciri impedans.

Fail daripada <TINA direktori> \ Contoh \ IBIS \ Padanan Impedans TMS320C6748.TSC sedia untuk digunakan.

Sekarang, klik Analisis, Transient.

DSP menghantar isyarat jam SPI di mana ketidakpadanan impedans mencipta refleksi. Hasilnya menunjukkan pantulan yang dihasilkan oleh ketidakpadanan impedans dalam simulasi litar ini.

Di sebelah ADC (pin EoTL), voltan berada di luar tanah dan voltan bekalan, yang melanggar penarafan maksimum mutlak input digital.

Untuk mengelakkan di bawah dan overshoots di hujung baris adalah untuk menyesuaikan impedans output pemandu ke impedance jejak dengan memasukkan perintang antara output dan jejak.

Marilah kita meletakkan resistor 100 Ω dalam siri sekarang dengan output.

Jalankan Analisis Transien sekali lagi, dan bandingkan keputusan dengan menyalin lengkung penting antara satu sama lain.

Sekarang, kita dapat melihat bahawa menggunakan model IBIS untuk memahami dan mencari isu kritikal dengan simulasi membantu menyelesaikan masalah ini.