10. Reka Amplifier FET
SEMASA - 10. Reka bentuk penguat FET
PREVIOUS- 9. Analisis Amplifier FET
Reka Amplifier FET
Kami kini menerokai pelanjutan analisis penguat FET yang dibentangkan di dalam bab ini kepada reka bentuk penguat FET. Kami akan cuba untuk menentukan yang tidak diketahui dalam masalah reka bentuk, dan kemudian mengembangkan persamaan untuk penyelesaian untuk yang tidak diketahui ini. Seperti dalam kebanyakan reka bentuk elektronik, bilangan persamaan akan kurang daripada bilangan yang tidak diketahui. Kekangan tambahan ditubuhkan untuk memenuhi objektif keseluruhan tertentu (contohnya, kos minimum, kurang variasi prestasi kerana perubahan parameter).
10.1 Penguat CS
Prosedur reka bentuk penguat CS dibentangkan dalam bahagian ini. Kami akan mengurangkan JFET dan reka bentuk penguat MOSFET yang hancur ke prosedur yang teratur. Walaupun ini mungkin kelihatan
mengurangkan reka bentuk menjadi proses yang sangat rutin, anda mesti meyakinkan diri sendiri bahawa anda memahami asal usul setiap langkah kerana mungkin diperlukan beberapa variasi. Sekiranya semua yang anda lakukan untuk merancang penguat CS adalah "pasang" secara tidak sengaja ke langkah-langkah yang kami sampaikan, anda kehilangan keseluruhan inti perbincangan ini. Sebagai jurutera, anda berusaha untuk melakukan perkara-perkara yang sepatutnya tidak rutin. Mengurangkan teori kepada pendekatan teratur adalah apa yang anda akan lakukan. Anda tidak akan hanya menggunakan pendekatan yang telah dilakukan oleh orang lain untuk anda.
Penguat dirancang untuk memenuhi keperluan keuntungan dengan andaian bahawa spesifikasi yang diinginkan berada dalam jarak transistor. Voltan bekalan, rintangan beban, kenaikan voltan dan rintangan input (atau keuntungan semasa) biasanya ditentukan. Tugas pereka adalah memilih nilai rintangan R1, R2, RD, dan RS. Rujuk Rajah 40 semasa anda mengikuti langkah-langkah dalam prosedur. Prosedur ini menganggap bahawa peranti telah dipilih dan ciri-cirinya diketahui.
Rajah 40 JFET CS penguat
Pertama, pilih titik Q di kawasan tepu keluk ciri-ciri FET. Rujuk kepada lengkung Rajah 40 (b) untuk contoh. Ini mengenal pasti VDSQ, VGSQ, dan IDQ.
Sekarang kita selesaikan dua perintang dalam gelung output, RS and RD. Oleh kerana terdapat dua yang tidak diketahui, kita memerlukan dua persamaan bebas. Kami bermula dengan menulis dc Persamaan KVL di sekitar gelung sumber-saluran,
(58)
Penyelesaian untuk jumlah hasil perintang dua
(59)
(60)
Rintangan, RD, adalah satu-satunya yang tidak diketahui dalam persamaan ini. Penyelesaian untuk RD menghasilkan persamaan kuadratik yang mempunyai dua penyelesaian, satu negatif dan satu positif. Sekiranya penyelesaian positif menjejaskan RD > K1, dengan itu menyiratkan negatif RS, titik Q baru mesti dipilih (iaitu, mulakan semula reka bentuk). Jika penyelesaian positif menghasilkan RD < K1, kita boleh teruskan.
Sekarang bahawa RD sudah diketahui, kita selesaikan RS menggunakan Persamaan (59), persamaan gelung saliran ke sumber.
(61)
Dengan RD and RS diketahui, kita hanya perlu mencari R1 and R2.
Kita mulakan dengan menulis semula persamaan KVL untuk gelung sumber pintu.
(62)
Voltan, VGS, adalah polariti bertentangan dari VDD. Oleh itu istilah itu IDQRS mesti lebih besar daripada VGSQ dalam magnitud. Jika tidak, VGG akan mempunyai polariti bertentangan dari VDD, yang tidak mungkin mengikut Persamaan (62).
Sekarang kita selesaikan R1 and R2 dengan anggapan bahawa VGG didapati mempunyai kekutuban yang sama as VDD. Nilai resistor ini dipilih dengan mencari nilai RG dari persamaan keuntungan semasa atau dari rintangan masukan. Kami selesaikan R1 and R2.
(63)
Katakan sekarang bahawa Persamaan (62) menghasilkan a VGG yang mempunyai kutub bertentangan of VDD. Tidak dapat diselesaikan R1 and R2. Cara praktikal untuk meneruskan adalah dengan membiarkan VGG = 0 V. Oleh itu, 
. Sejak VGG dinyatakan oleh Persamaan (62), nilai sebelumnya yang dikira dari RS kini perlu diubahsuai.
Gambarajah 41 - CS
Dalam Rajah 41, di mana kapasitor digunakan untuk memintas sebahagian daripada RS, kami membangunkan nilai baru RS seperti berikut:
(64)
Nilai RSdc is RS1 + RS2 dan nilai RSac is RS1.
Sekarang kita ada yang baru RSdc, kita mesti mengulang beberapa langkah awal dalam reka bentuk. Kami sekali lagi menentukan RD menggunakan KVL untuk gelung saliran ke sumber.
(65)
Masalah reka bentuk kini menjadi salah satu pengiraan kedua-duanya RS1 and RS2 bukan hanya mencari satu penghalang sumber.
Dengan nilai baru untuk RD of K1 - RSdc, kita pergi ke ekspresi voltan keuntungan Persamaan (60) dengan RSac digunakan untuk ini ac persamaan dan bukannya RS. Langkah-langkah tambahan berikut mesti ditambah kepada prosedur reka bentuk:
Kita dapati RSac (yang semata-mata RS1) daripada persamaan keuntungan voltan
(66)
RSac adalah satu-satunya yang tidak diketahui dalam persamaan ini. Penyelesaian untuk ini, kita dapati
(67)
Katakan sekarang RSac didapati positif, tetapi kurang daripada RSdc. Inilah keadaan yang diingini sejak
(68)
Kemudian reka bentuk kami selesai dan
(69)
Sepatutnya begitu RSac didapati positif tetapi lebih daripada RSdc. Penguat tidak boleh direka bentuk dengan keuntungan voltan dan Q-point yang dipilih. Q-titik baru mesti dipilih. Sekiranya keuntungan voltan terlalu tinggi, mungkin tidak mungkin untuk memberi kesan kepada reka bentuk dengan mana-mana titik Q. Transistor yang berbeza mungkin diperlukan atau penggunaan dua tahap berasingan mungkin diperlukan.
10.2 Amplifier CD
Kami kini membentangkan prosedur reka bentuk untuk penguat CD JFET. Kuantiti berikut dinyatakan: keuntungan semasa, rintangan beban, dan VDD. Rintangan input boleh ditentukan dan bukannya keuntungan semasa. Rujuk litar Rajah 39 semasa anda mempelajari prosedur berikut. Sekali lagi, kami mengingatkan anda bahawa proses mengurangkan teori kepada satu set langkah adalah bahagian penting dalam perbincangan ini - bukan langkah sebenarnya.
Mula-mula pilih titik-Q di tengah-tengah lengkung ciri FET dengan bantuan Gambar 20 ("Bab 3: Transistor kesan medan persimpangan (JFET)"). Langkah ini menentukan VDSQ, VGSQ, IDQ and gm.
Kita boleh selesaikan resistor yang disambungkan dengan sumbernya dengan menulis dc Persamaan KVl sekitar gelung saliran ke sumber.
(70)
dari mana kita dapati dc nilai RS,
(71)
Kami seterusnya mencari ac nilai rintangan, RSac, dari persamaan keuntungan semasa yang disusun semula, Persamaan (55).
(72)
di mana RG = Rin. Jika rintangan input tidak ditentukan, mari RSac = RSdc dan hitung rintangan input daripada Persamaan (72). Jika rintangan input tidak cukup tinggi, mungkin perlu menukar lokasi Q-point.
If Rin dinyatakan, perlu dikira RSac dari Persamaan (72). Dalam kes sedemikian, RSac adalah berbeza dari RSdc, jadi kami memintas sebahagian daripada RS dengan kapasitor.
Kami kini mengalih perhatian kami kepada litar input bias. Kami menentukan VGG menggunakan persamaan,
(73)
Tiada penyongsangan fasa dihasilkan di sumber penguat FET dan VGG biasanya dari polaritas yang sama dengan voltan bekalan.
Sekarang bahawa VGG diketahui, kita menentukan nilai-nilai R1 and R2 dari setara Thevenin litar bias
(74)
Selalunya terdapat aliran saliran yang mencukupi di SF untuk membangunkan voltan polar yang bertentangan yang diperlukan untuk mengimbangi voltan negatif yang diperlukan oleh pintu JFET. Oleh itu, biasing bahagian voltan biasa boleh digunakan.
Rajah 44 - Penguat CD dengan sebahagian daripada RS dilangkau
Kami kini kembali kepada masalah untuk menentukan rintangan input. Kita boleh menganggap bahawa sebahagian daripada RS dilangkau, seperti dalam Rajah 44, yang membawa kepada nilai yang berbeza RSac and RSdc. Kami menggunakan Persamaan (71) untuk diselesaikan RSdc. Seterusnya, kami membiarkan RG sama dengan nilai yang ditentukan Rin, dan gunakan Persamaan (72) untuk diselesaikan RSac.
Jika RSac dikira di atas adalah lebih kecil daripada RSdc, reka bentuk dicapai dengan memintas RS2 dengan kapasitor. Ingat itu RSac = RS1 and RSdc = RS1 + RS2. Jika sebaliknya, RSac adalah lebih besar daripada RSdc, Q-point mesti dipindahkan ke lokasi lain. Kami pilih yang lebih kecil VDS dengan itu menyebabkan peningkatan voltan akan turun RS1 + RS2, Yang membuat RSdc lebih besar. Jika VDS tidak dapat dikurangkan secukupnya untuk membuatnya RSdc lebih besar RSac, maka penguat tidak dapat dirancang dengan keuntungan semasa yang diberikan, Rin, dan jenis FET. Salah satu daripada tiga spesifikasi ini mesti diubah, atau peringkat penguat kedua mesti digunakan untuk memberikan keuntungan yang diperlukan.
10.3 The SF Bootstrap Amplifier
Kami kini mengkaji variasi penguat CD yang dikenali sebagai Penguat FET bootstrap SF (atau CD). Litar ini adalah kes khas SF yang dipanggil litar bootstrap dan digambarkan dalam Rajah 45.
Di sini bias dikembangkan hanya sebahagian daripada perintang sumber. Ini mengurangkan keperluan untuk memotong kapasitor di seluruh bahagian penghalang sumber dan dengan itu mencapai rintangan masukan yang lebih besar daripada biasanya boleh dicapai. Reka bentuk ini membolehkan kita mengambil kesempatan daripada ciri impedans tinggi FET tanpa menggunakan nilai perintang pintu yang tinggi, RG.
Litar bersamaan Rajah 46 digunakan untuk menilai operasi litar
Rajah 45 - pengikut sumber Bootstrap
Kami mengandaikannya iin adalah cukup kecil untuk menghampiri semasa dalam RS2 as i1. Voltan keluaran kemudian didapati
(75)
di mana
(76)
Sekiranya anda anggap iin tidak sah, digantikan dengan ungkapan
(77)
Persamaan KVL pada hasil input vin seperti berikut:
(78)
Semasa, i1, didapati daripada hubungan pembahagi semasa,
(79)
Menggabungkan persamaan (79) dan (78) hasil,
(80)
Persamaan kedua untuk vin dibangunkan di sekitar gelung melalui RG and RS2 seperti berikut.
(81)
Kami menghapuskan vin dengan menetapkan Persamaan (80) sama dengan Persamaan (81) dan selesaikan iin untuk mendapatkan
(82)
Rintangan masukan, Rin = vin/iin, didapati dengan membahagikan Persamaan (81) dengan Persamaan (82) dengan hasilnya,
(83)
RG adalah satu-satunya yang tidak diketahui dalam persamaan ini, jadi kita boleh selesaikan untuk mendapatkan,
(84)
Keuntungan semasa ialah
(85)
Sekarang kita boleh menggunakan persamaan yang diperoleh lebih awal bersama dengan pemerhatian itu RS - RS2 = RS1 untuk menyelesaikan keuntungan semasa.
(86)
Keuntungan voltan ialah
(87)
Perhatikan bahawa penyebut dalam Persamaan (84) adalah lebih besar daripada pengangka, dengan itu menunjukkan itu RG <(Rin-RS2). Ini membuktikan bahawa rintangan masukan yang besar dapat dicapai tanpa saiz pesanan yang sama seperti RG.
