3. Junction Field-effect Transistor (JFET)
SEMASA - 3. Transistor kesan medan persimpangan (JFET)
PREVIOUS- 2. FET semikonduktor logam-oksida (MOSFET)
Junction Field-effect Transistor (JFET)
MOSFET mempunyai beberapa kelebihan berbanding transistor kesan bidang persimpangan (JFET). Terutama, rintangan masukan dari MOSFET adalah lebih tinggi daripada JFET. Atas sebab ini, MOSFET dipilih atas nama JFET untuk kebanyakan aplikasi. Walau bagaimanapun, JFET masih digunakan dalam keadaan terhad terutamanya untuk aplikasi analog.
Kami telah melihat bahawa peningkatan MOSFET memerlukan voltan pintu bukan sifar untuk membentuk saluran untuk pengaliran. Tidak ada arus pembawa majoriti yang boleh mengalir antara sumber dan saliran tanpa voltan pintu yang digunakan. Sebaliknya, JFET mengawal kelakuan majoriti-pembawa semasa dalam saluran sedia ada antara dua kenalan ohm. Ia melakukan ini dengan memvarikan kapasitansi bersamaan peranti.
Walaupun kami mendekati JFET tanpa menggunakan hasil yang diperoleh sebelumnya untuk MOSFET, kami akan melihat banyak persamaan dalam operasi kedua-dua jenis peranti tersebut. Kesamaan ini diringkaskan dalam Bahagian 6: "Perbandingan MOSFET dengan JFET".
Skema untuk struktur fizikal JFET ditunjukkan dalam Rajah 13. Seperti BJT, JFET adalah tiga peranti terminal. Ia pada dasarnya hanya satu pn persimpangan antara pintu dan saluran bukannya dua seperti dalam BJT (walaupun terdapat dua pn persimpangan yang ditunjukkan dalam Rajah 13, ini disambung selari dengan pendawaian terminal pintu bersama. Oleh itu, mereka boleh dianggap sebagai persimpangan tunggal).
. n-channel JFET, ditunjukkan dalam Rajah 14 (a), dibina menggunakan jalur n- Jenis bahan dengan dua pBahan-bahan jenis tersebar ke jalur, satu di setiap sisi. The p-channel JFET mempunyai jalur p- Jenis bahan dengan dua nBahan-bahan jenis tersebar ke dalam jalur, seperti ditunjukkan dalam Rajah 13 (b). Rajah 13 juga menunjukkan simbol litar.
Untuk mendapatkan maklumat tentang operasi JFET, marilah kita sambungkan n- JFET saluran ke litar luaran seperti yang ditunjukkan dalam Rajah 14 (a). Voltan bekalan positif, VDD, digunakan untuk longkang (ini serupa dengan VCC bekalan voltan untuk BJT) dan sumbernya dilampirkan kepada umum (tanah). Voltan bekalan gerbang, VGG, digunakan untuk pintu gerbang (ini sama dengan VBB untuk BJT).
Rajah 13-Struktur Fizikal JFET
VDD menyediakan voltan saliran-sumber, vDS, yang menyebabkan arus saliran, iD, untuk mengalir dari longkang ke sumber. Oleh kerana persimpangan pintu-pintu bersifat terbalik, keputusan arus kosong sifar. Semasa saliran, iD, yang sama dengan arus sumber, ada di saluran yang dikelilingi oleh p-tipe pintu. Voltan pintu-ke-sumber, vGS, yang bersamaan dengan, mewujudkan a rantau kekurangan dalam saluran yang mengurangkan lebar saluran. Ini, seterusnya, meningkatkan rintangan antara longkang dan sumber.
Rajah 14 - JFET saluran n yang disambungkan ke litar luaran
Kami menganggap operasi JFET dengan vGS = 0, seperti yang ditunjukkan dalam Rajah 14 (b). Semasa saliran, iD, melalui n- saluran dari longkang ke punca menyebabkan penurunan voltan di sepanjang saluran, dengan potensi yang lebih tinggi di persimpangan longkang. Voltan positif ini di persimpangan pintu masuk longkang terbalik pn persimpangan dan menghasilkan kawasan penipisan, seperti yang ditunjukkan oleh kawasan gelap yang berlorek dalam Rajah 14 (b). Apabila kita bertambah vDS, arus saliran, iD, juga meningkat, seperti ditunjukkan dalam Rajah 15.
Tindakan ini menghasilkan rantau kekurangan yang lebih besar dan rintangan saluran meningkat antara longkang dan sumber. Sebagai vDS semakin meningkat, satu titik dicapai di mana kawasan penghapusan memotong seluruh saluran di pinggir longkang dan arus saliran mencapai titik ketepuan. Sekiranya kita bertambah vDS di luar titik ini, iD kekal agak berterusan. Nilai arus longkang tepu dengan VGS = 0 adalah parameter penting. Ia adalah aliran tepu-sumber semasa, IDSS. Kami dapati ia KVT2 untuk MOSFET mod penipisan. Seperti yang dapat dilihat dari Rajah 15, semakin meningkat vDS di luar saluran yang dipanggil ini pinch-off titik (-VP, IDSS) menyebabkan peningkatan yang sangat sedikit dalam iD, Dan iD-vDS lengkung ciri menjadi hampir rata (iaitu, iD kekal agak tetap sebagai vDS semakin meningkat). Ingatlah itu VT (sekarang ditetapkan VP) adalah negatif untuk sesuatu n-halaman saluran. Operasi di luar titik pinch-off (di kawasan tepu) diperoleh apabila voltan longkang, VDS, lebih besar daripada -VP (lihat Rajah 15). Sebagai contoh, katakanlah VP = -4V, ini bermakna voltan longkang, vDS, mestilah lebih besar daripada atau sama dengan - (- 4V) supaya JFET kekal di kawasan tepu (operasi normal).
Penerangan ini menunjukkan bahawa JFET adalah peranti jenis penipisan. Kami menjangkakan ciri-cirinya sama dengan yang MOSFET kekurangan. Walau bagaimanapun terdapat pengecualian penting: Walaupun mungkin untuk mengendalikan MOSFET jenis penipisan dalam mod peningkatan (dengan menggunakan positif vGS jika peranti itu n-channel) ini tidak praktikal dalam peranti jenis JFET. Dalam amalan, maksimum vGS terhad kepada kira-kira 0.3V sejak pn-jungsi tetap pada dasarnya dipotong dengan voltan ke depan kecil ini.
Rajah 15 - iD berbanding vDS ciri untuk n-channel JFET (VGS = 0V)
Perubahan voltan Gate-To-Source 3.1 JFET
Dalam bahagian sebelumnya, kami telah membangunkan iD-vDS lengkung ciri dengan VGS = 0. Dalam bahagian ini, kami menganggap yang lengkap iD-vDS ciri - ciri untuk pelbagai nilai vGS. Perhatikan bahawa dalam kes BJT, lengkung ciri (iC-vCE) mempunyai iB sebagai parameter. FET adalah peranti kawalan voltan di mana vGS mengawalnya. Rajah 16 menunjukkan iD-vDS lengkung ciri untuk kedua-dua n- saluran dan p- JFET saluran.
Rajah 16-iD-vDS lengkung ciri untuk JFET
Sebagai meningkat 
(vGS adalah lebih negatif untuk sesuatu n- saluran dan lebih positif untuk a p-saluran) rantau kekurangan dibentuk dan pinch-off dicapai untuk nilai yang lebih rendah iD. Oleh itu untuk n- saluran JFET Rajah 16 (a), maksimum iD mengurangkan dari IDSS as vGS dibuat lebih negatif. Jika vGS semakin berkurangan (lebih negatif), nilai vGS dicapai selepas itu iD akan menjadi sifar tanpa mengira nilai vDS. Nilai ini vGS dipanggil VGS (OFF), Atau voltan pinch-off (Vp). Nilai Vp adalah negatif untuk sesuatu n-channel JFET dan positif untuk a p- JFET saluran. Vp boleh dibandingkan dengan VT untuk MOSFET mod penipisan.
Ciri-ciri pemindahan JFET 3.2
Ciri-ciri pemindahan adalah plot arus saliran, iD, sebagai fungsi voltan longkang-sumber, vDS, Dengan vGS sama dengan satu set voltan malar (vGS = -3V, -2, -1V, 0V dalam Rajah 16 (a)). Ciri pemindahan hampir tidak bergantung kepada nilai vDS kerana selepas JFET mencapai pinch-off, iD kekal agak berterusan untuk meningkatkan nilai vDS. Ini boleh dilihat dari iD-vDS lengkung Rajah 16, di mana setiap lengkung menjadi kurang rata bagi nilai-nilai vDS>Vp.
Dalam Rajah 17, kami menunjukkan ciri pemindahan dan iD-vDS ciri-ciri untuk n- JFET saluran. Kami merancang perkara ini secara umum iD paksi untuk menunjukkan bagaimana untuk mendapatkan satu dari yang lain. Ciri-ciri pemindahan boleh didapati dari lanjutan dari iD-vDS lengkung seperti yang ditunjukkan oleh garis putus-putus dalam Rajah 17. Kaedah yang paling berguna untuk menentukan ciri pemindahan di kawasan tepu adalah dengan hubungan berikut (persamaan Shockley):
(16)
Oleh itu, kita hanya perlu tahu IDSS and Vp untuk menentukan keseluruhan ciri. Lembaran data pengeluar sering memberikan dua parameter ini, sehingga ciri pemindahan dapat dibina. Vp dalam lembaran spesifikasi pengeluar ditunjukkan sebagai VGS (OFF). Perhatikan bahawa iD tepu, (iaitu, menjadi malar) sebagai vDS melebihi voltan yang diperlukan untuk saluran itu dipadamkan. Ini boleh dinyatakan sebagai persamaan untuk vDS, duduk Untuk setiap lengkung, seperti berikut:
(17)
As vGS menjadi lebih negatif, pinch-off berlaku pada nilai-nilai yang lebih rendah vDS dan arus tepu menjadi lebih kecil. Rantau yang berguna untuk operasi linear adalah di atas pinch-off dan di bawah voltan kerosakan. Di rantau ini, iD adalah tepu dan nilainya bergantung vGS, mengikut Persamaan (16) atau ciri pemindahan.
Rajah 17 - Gelombang ciri-ciri pemindahan JFET
Pemindahan dan iD-vDS lengkung ciri untuk JFET, yang ditunjukkan dalam Rajah 17, berbeza daripada lengkung yang sepadan untuk BJT. Kurva BJT boleh diwakili sebagai sama rata untuk langkah-langkah seragam dalam arus asas kerana hubungan linear antara iC and iB. JFET dan MOSFET tidak mempunyai arus analog dengan pangkalan arus kerana arus gerbang adalah sifar. Oleh itu, kita terpaksa menunjukkan keluarga keluk iD vs vDS, dan hubungannya sangat tidak linear.
Perbezaan kedua berkaitan dengan saiz dan bentuk rantau ohmik lengkung ciri. Ingatlah bahawa dalam menggunakan BJT, kita mengelakkan operasi tidak linear dengan mengelakkan% 5 nilai yang lebih rendah vCE (iaitu, kawasan tepu). Kita melihat bahawa lebar rantau ohm untuk JFET adalah fungsi voltan gerbang-ke-sumber. Kawasan ohmik cukup linear sehinggalah lutut berlaku dekat dengan kotoran. Kawasan ini dipanggil rantau ohm kerana apabila transistor digunakan di rantau ini, ia berfungsi seperti perintang ohm yang nilainya ditentukan oleh nilai vGS. Apabila magnitud voltan pintu-ke-sumber berkurang, lebar rantau ohmik meningkat. Kami juga perhatikan dari Rajah 17 bahawa voltan kerosakan adalah fungsi voltan pintu ke sumber. Sebenarnya, untuk mendapatkan penguatan isyarat linier yang wajar, kita mesti menggunakan hanya segmen lengkung yang agak kecil - kawasan operasi linier berada di kawasan aktif.
As vDS meningkat dari sifar, titik pecah berlaku pada setiap lengkung di mana aliran longkang meningkat sedikit sekali vDS terus meningkat. Pada nilai voltan longkang-to-sumber, pinch-off berlaku. Nilai pinch-off dilabelkan dalam Rajah 17 dan disambungkan dengan lengkung putus-putus yang memisahkan rantau ohm dari rantau aktif. Sebagai vDS terus meningkat di luar lubang, satu titik dicapai di mana voltan antara longkang dan sumber menjadi begitu besar itu kerosakan longkang berlaku. (Fenomena ini juga berlaku di diod dan di BJT). Pada titik pecah, iD meningkat dengan ketara dengan kenaikan yang diabaikan dalam vDS. Pecahan ini terjadi di hujung longkang simpang pintu-saluran. Oleh itu, apabila voltan longkang, vDG, melebihi voltan kerosakan (BVGDS bagi pn simpang), longsor berlaku [untuk vGS = 0 V]. Pada ketika ini, iD-vDS ciri-ciri mempamerkan bentuk pelik yang ditunjukkan pada bahagian kanan Rajah 17.
Rangkaian antara voltan pinch-off dan kerosakan avalanche dipanggil kawasan aktif, wilayah operasi penguat, kawasan tepu, Atau kawasan pinch-off. Kawasan ohmik (sebelum pinch-off) biasanya dipanggil rantau triode, tetapi kadang-kadang dipanggil rantau voltan dikawal. JFET dikendalikan di rantau ohmik apabila perintang berubah dikehendaki dan dalam aplikasi pensuisan.
Voltan kerosakan adalah fungsi daripada vGS serta vDS. Oleh kerana magnitud voltan di antara pintu dan sumber meningkat (lebih negatif untuk n- saluran dan lebih positif p-channel), voltan kerosakan berkurangan (lihat Rajah 17). Dengan vGS = Vp, arus longkang adalah sifar (kecuali arus kebocoran kecil), dan dengan vGS = 0, saliran semasa tepu pada nilai,
(18)
IDSS adalah arus saliran-ke-sumber semasa.
Antara pinch-off dan pecahan, semasa saliran tepu dan tidak berubah secara mendalam sebagai fungsi vDS. Selepas JFET lulus titik operasi pinch-off, nilai iD boleh didapati dari lengkung ciri atau dari persamaan
(19)
Versi lebih tepat persamaan ini (dengan mengambil kira cerun sedikit keluk ciri) adalah seperti berikut:
(20)
λ adalah sama dengan λ untuk MOSFET, dan untuk 1 /VA untuk BJTs. Sejak λ kecil, kami mengandaikannya 
. Ini membenarkan meninggalkan kedua faktor dalam persamaan dan menggunakan anggaran untuk biasing dan analisis isyarat besar.
Arus longkang ke sumber, IDSS, adalah fungsi suhu. Kesan suhu ke atas Vp tidak besar. Walau bagaimanapun, IDSS berkurangan apabila kenaikan suhu, penurunan sebanyak 25% untuk 100o peningkatan suhu. Malah variasi yang lebih besar berlaku di Vp and IDSS kerana sedikit variasi dalam proses pembuatan. Ini dapat dilihat dengan melihat Lampiran untuk 2N3822 yang maksimum IDSS adalah 10 mA dan minimum adalah 2 mA.
Arus dan voltan dalam bahagian ini dibentangkan untuk n- JFET saluran. Nilai untuk a p- JFET saluran adalah kebalikan dari yang diberikan untuk n- saluran.
Model 3.3 JFET Small-Signal ac
Model isyarat kecil JFET boleh didapati berikutan prosedur yang sama yang digunakan untuk MOSFET. Model ini berdasarkan hubungan Persamaan (20). Sekiranya kita hanya mempertimbangkan ac komponen voltan dan arus, kita ada
(21)
Parameter dalam Persamaan (21) diberikan oleh derivatif separa,
(22)
Model yang dihasilkan ditunjukkan dalam Rajah 18. Ambil perhatian bahawa model adalah sama dengan model MOSFET yang diperoleh sebelum ini, kecuali bahawa nilai-nilai gm and ro dikira dengan menggunakan formula yang berbeza. Sebenarnya formula adalah sama jika Vp digantikan VT.
Rajah 18 - Model ac isyarat kecil JFET
Untuk reka bentuk penguat JFET, Q-point untuk dc arus bias boleh ditentukan sama ada secara grafik, atau dengan menggunakan analisis litar dengan mengambil mod hujung untuk transistor. The dc arus bias pada Q-point harus terletak di antara 30% dan 70% dari IDSS. Ini menempatkan Q-point di rantau yang paling linear daripada lengkung ciri.
Hubungan antara iD and vGS boleh diplot pada graf tak berdimensi (iaitu, lengkung normal) seperti ditunjukkan dalam Rajah 20.
Paksi menegak graf ini ialah iD/IDSS dan paksi mendatar ialah vGS/Vp. Cerun lengkung adalah gm.
Prosedur yang munasabah untuk mencari nilai sunyi berhampiran pusat wilayah operasi linear adalah memilih dan. Perhatikan dari Rajah 6.20 bahawa ini hampir dengan titik tengah lengkung. Seterusnya, kita pilih. Ini memberikan pelbagai nilai untuk vds yang menyimpan transistor dalam mode pinch-off.
Rajah 20 -iD/IDSS berbanding vGS/Vp
Kita boleh mencari transkonduktansi pada titik Q sama ada dari cerun lengkung Rajah 20 atau dengan menggunakan Persamaan (22). Jika kita menggunakan prosedur ini, parameter transkonduktansi diberikan oleh,
(23)
Ingat bahawa nilai ini gm bergantung pada andaian itu ID ditetapkan pada satu setengah IDSS and VGS . . 0.3 XNUMXVp. Nilai-nilai ini biasanya merupakan titik permulaan yang baik untuk menetapkan nilai-nilai senyap untuk JFET.