9. Analisis Amplifier FET

Analisis Amplifier FET

Di bahagian sebelumnya, kami menetapkan empat konfigurasi asas untuk penguat FET. Bahagian ini mengkaji setiap konfigurasi ini, dan kami memperoleh ungkapan untuk keuntungan (semasa dan voltan), rintangan input dan rintangan output.

 

9.1 Penguat CS (dan Sumber Resistor) Penguat
Penguat CS dengan perintang sumber

Rajah 33 - Penguat CS dengan perintang sumber

Rajah 33 (a) menunjukkan penguat CS dengan perintang sumber. The ac litar setara adalah dalam Rajah 33 (b). Kami anggap ro besar berbanding dengan, jadi ia boleh diabaikan. Sekiranya kapasitor ada di antara sumber dan tanah (iaitu penguat CS), kita hanya perlu menetapkan RS sama dengan sifar dalam berikut ac persamaan. Kami melakukan ini pada kesimpulan dari derivasi ini.

Dalam bahagian (b) Rajah 33, RG adalah kombinasi selari R1 and R2 and VGG adalah voltan setara Thevenin litar bias:

 (41)

Untuk menganalisis ac litar setara, kita menulis persamaan KVL di sekitar litar pintu.

 (42)

Voltan keluaran, vkeluar, diberikan oleh

Keuntungan voltan, Av, kini dijumpai.

 (43)

Jika rintangan sumber, RS, dilepaskan oleh kapasitor, kami membiarkan RS = 0, dan peningkatan voltan meningkat kepada

 (44)

Ini biasanya merupakan nombor negatif yang besar.

Rintangan masukan dan keuntungan semasa diberikan oleh

 (45)

9.2 Penguat CG

Rajah 37 (a) menunjukkan penguat pintu umum tunggal peringkat dan Rajah 6.37 (b) menunjukkannya ac bersamaan. Kami sekali lagi diabaikan ro di bawah andaian bahawa ia adalah besar berbanding kombinasi selari RD bersama Rmemuatkan.

Penguat CG

Rajah 37 - penguat CG

Daripada Rajah 37 (b) gelung paling kiri, voltan pintu-ke-sumber diberikan oleh

 (46)

Semasa melalui RS is

 (47)

jadi rintangan (input) dilihat oleh sumber itu

 (48)

Ini harus dibandingkan dengan Persamaan (45) untuk penguat CS. Kita lihat bahawa jika rintangan pintu tinggi, rintangan masukan penguat sumber biasa boleh lebih besar daripada penguat pintu biasa. Malah, bilangan aplikasi penguat CG adalah terhad disebabkan oleh impedans input yang rendah.

Keuntungan voltan diberikan oleh

 (49)

Membandingkan ini dengan Persamaan (44), kita melihat bahawa keuntungan voltan bagi penguat CS dengan rintangan yang tidak ditekankan dalam litar sumber adalah sama dengan penguat CG kecuali penguat CG tidak mengalih fasa.

Rintangan output hanya diberikan oleh RD (masukkan dalam arus ujian dan ukur voltan semasa penetapan vin kepada sifar).

Keuntungan semasa penguat CG ialah

 (50)

9.3 Penguat CD (SF)

Rajah 39 (a) menunjukkan penguat pengikut peringkat tunggal (SF) penguat umum dan Rajah 39 (b) menunjukkan ac bersamaan. Seperti mana-mana konfigurasi yang kami telah dianalisis, kami menolak rintangan yang besar, ro di bawah andaian itu adalah lebih besar daripada kombinasi selari RS bersama Rmemuatkan.

Penguat CD

Rajah 39 - Penguat CD

Rintangan masukan adalah semata-mata Rin = RG. Menulis persamaan KVL di sekitar gelung pintu ke sumber, kita ada

 (51)

dari mana kita dapati

 (52)

Voltan keluaran adalah

 (53)

Keuntungan voltan adalah nisbah output kepada voltan masukan.

 (54)

Perhatikan bahawa keuntungan voltan ini kurang daripada perpaduan, dan ia mendekati satu sebagai gabungan selari RS bersama Rmemuatkan Kenaikan.

Kami kini mencari keuntungan semasa. Arus keluaran adalah nisbah voltan keluaran kepada rintangan beban. Arus input ialah voltan masukan dibahagikan dengan RG. Oleh itu keuntungan diperolehi oleh

 (55)

Rintangan keluaran boleh didapati dengan menggantikan penghalang beban dengan voltan ujian, vujian, dan kemudian mencari arus yang dihasilkan, iujian. Semasa didorong oleh sumber ujian ini didapati dari persamaan nod di sumbernya.

 (56)

Voltan pintu-ke-sumber adalah semata-mata -vujian kerana kita menganggap voltan input adalah sifar. Oleh itu, rintangan keluaran adalah

 (57)