Simulasi SystemVerilog

Simulasi Verilog A dan AMS

Jump to TINA Main Page & General Information

Simulasi Verilog
Simulasi Verilog-A & AMS
Simulasi VHDL
Simulasi VHDL-AMS
Simulasi SystemC

SystemVerilog ialah lanjutan bahasa perihalan perkakasan Verilog, juga disertakan dalam TINA.
Dalam TINA SystemVerilog diterjemahkan secara automatik kepada SystemC yang boleh disusun dengan MS Visual Studio menyediakan kod yang sangat pantas dan dioptimumkan. Anda boleh menemui beberapa contoh litar dalam folder Examples\HDL\SystemVerilog TINA.