Simulasi Verilog A dan AMS

Simulasi Verilog A dan AMS

Jump to TINA Main Page & General Information 

Hari ini bahasa yang paling banyak digunakan untuk menggambarkan litar elektronik dan model peranti adalah Spice format netlist (1973). Walau bagaimanapun Spice netlists sering sukar dibaca dan difahami, dan mereka tidak mempunyai banyak fungsi bahasa pengaturcaraan yang diperlukan oleh jurutera semasa membuat model dan simulasi.

Bahasa Verilog-A yang agak baru (1995) menyediakan satu kaedah alternatif dengan mudah membaca sintaks bahasa gaya bahasa pengaturcaraan C. Oleh itu, Verilog-A adalah pengganti yang sesuai SPICE netlists untuk menggambarkan topologi litar.

Kaedah yang lebih canggih untuk menerangkan litar elektronik, yang mengandungi komponen analog dan digital adalah bahasa Verilog-AMS. Seperti yang kita perhatikan sebelum ini, Verilog-AMS adalah terbitan Verilog semata-mata digital yang dilanjutkan dengan Verilog A murni analog dan antara muka untuk sambungan bahagian-bahagian analog dan digital.

Kebanyakan perpustakaan peranti TINA berada di Spice format netlist. Bagaimanapun, anda sudah boleh membuat dan mengimport model dan meletakkan maki TINA dalam format Verilog-A dan Verilog-AMS. Anda boleh menemui beberapa contoh bahasa, model peranti, dan litar dalam folder ExamplesVerilog A TINA.

Contoh Verilog-AMS:

Litar berikut mengandungi makro Digital Analog Converter (DAC) dengan Interface Peripheral Serial (SPI) dan makro bangku ujian, menghasilkan isyarat SPI digital. Model DAC ditakrifkan dalam Verilog AMS. Menariknya, ujian bangku di sebelah kiri ditulis dalam VHDL yang merupakan contoh pencampuran HDL yang berbeza tetapi di sini kita akan menumpukan pada makro Verilog AMS di sebelah kanan. Litar ini (DAC VAMS.TSC) dimasukkan ke dalam folder EXAMPLESVerilog AMS TINA.

Di TINA anda boleh melihat kod AMS Verilog model DAC jika anda mengklik dua makro DAC dan tekan butang Enter Macro.

Sebahagian daripada kod tersebut ditunjukkan di bawah:

Kami tidak akan membuat analisa terperinci mengenai kod tersebut. Kami hanya ingin menunjukkan bahawa pada bahagian pertama yang ditunjukkan di atas, modul DA Verilog menukarkan isyarat bersiri ke isyarat analog (VOUTA).

Pada akhir makro yang ditunjukkan di bawah (di TINA anda boleh tatal ke bawah sana), modul DA dipanggil dan isyarat diletakkan dengan opamp mudah dan penapis RC menggunakan arahan Verilog A. Anda juga boleh melihat definisi kapasitor dalam fragmen kod di bawah.