TINACloud နှင့်အတူဒစ်ဂျစ်တယ် VHDL ခြင်း simulation

VHDL (VHSIC (အလွန်မြင့်မားသောအမြန်နှုန်း integrated circuits) ဟာ့ဒ်ဝဲဖျေါပွခကျြ Language) ကြိုတင်လုပ်ကြံလီဆယ်မှုများမှမိမိတို့၏ချစ်ပ်များနှင့်စနစ်များကိုဖော်ပြရန်နှင့်တူအောင်ဖန်တီးရန်အီလက်ထရောနစ်ဒီဇိုင်နာများအသုံးပြုသောကာ IEEE- စံဟာ့ဒ်ဝဲဖော်ပြချက် language တစ်ခုဖြစ်ပါတယ်။

TINACloud တွင်အစွမ်းထက်သောဒီဂျစ်တယ် VHDL ခြင်း simulation အင်ဂျင်ပါ ၀ င်သည်။ TINACloud ရှိမည်သည့် digital circuit ကိုမဆို VHDL ကုဒ်တစ်ခုကိုအလိုအလျောက်ပြောင်းလဲပြီး VHDL ဒီဇိုင်းအဖြစ်ဆန်းစစ်နိုင်သည်။ ထို့အပြင် VHDL တွင်ရှိသောကျယ်ပြန့်သောဟာ့ဒ်ဝဲများအားသင်ခွဲခြမ်းစိတ်ဖြာ။ သင်၏ကိုယ်ပိုင်ဒစ်ဂျစ်တယ်အစိတ်အပိုင်းများနှင့် VHDL တွင်ရှိသောဟာ့ဒ်ဝဲကိုသတ်မှတ်နိုင်သည်။ VHDL ၏အားသာချက်မှာ IEEE standard တစ်ခုသာမက FPGAs နှင့် CPLDs ကဲ့သို့သောပရိုဂရမ်မာယုတ္တိဗေဒပစ္စည်းများတွင်အလိုအလျောက်ရောက်ရှိနိုင်သည်။

အကယ်၍ Generate synthesizable code checkbox ကို Analysis / Options menu တွင်သတ်မှတ်ထားပါက TINACloud သည် synthesizable VHDL ကုဒ်ကိုသက်ဆိုင်ရာ UCF ဖိုင်နှင့်အတူထုတ်လုပ်နိုင်သည်။ ဖန်တီးထားသော VHD နှင့် UCF ဖိုင်များကို T&M menu ရှိ“ Create VHD & UCF ​​File” command ဖြင့်သိမ်းဆည်းနိုင်သည်။ သင်သည်ဤဖိုင်များကို Xilinx ၏အခမဲ့ utility Webpack ဖြင့်ဖတ်နိုင်သည်၊ ဒီဇိုင်း၏အကောင်အထည်ဖော်မှုကိုဖော်ပြသည့် bit-stream ဖိုင်ကိုထုတ်ယူ။ Xilinx FPGA ချစ်ပ်များထဲသို့တင်နိုင်သည်။

ဥပမာ: အောက်ပါ circuit ကို VHDL အတွက်သတ်မှတ်ထားသောတစ်ဦးတန်ပြန်ဖြစ်ပါသည်။

ပုံကိုကလစ်နှိပ်ခြင်းဖြင့် TINACloud နှင့်အတူအွန်လိုင်းခြင်း simulation ကို run

ခွဲခြမ်းစိတ်ဖြာခြင်း / ဒစ်ဂျစ်တယ် VHDL ခြင်း simulation running အောက်ပါပုံပေးသည်:

ဒစ်ဂျစ်တယ် VHDL ခြင်း simulation, ပုံရိပ် 3

အကယ်၍ သင်သည်“ Counter” block ကိုနှိပ်ပြီး HDL လိုင်းတွင်…ခလုတ်ကိုနှိပ်လျှင်ကောင်တာအားအဓိပ္ပါယ်ဖွင့်သည့် VHDL ကုဒ်ကိုသင်တွေ့နိုင်သည်။

စာကြည့်တိုက်ဆိုလိုသည်မှာ; ieee.std_logic_1164.all ကိုအသုံးပြု; ieee.std_logic_arith.all ကိုအသုံးပြု; -------------------------------------------------- - ENTITY ကောင်တာသည် port ဖြစ်သည် (clock: std_logic in; clear: std_logic;; QA, QB, QC, QD: out std_logic); END ကောင်တာ၊ -------------------------------------------------- - တန်ပြန်၏ ARCHITECTURE behv သည် signal Pre_Q: unsigned (3 downto 0)၊ BEGIN - တန်ပြန်လုပ်ငန်းစဉ်၏အပြုအမူဆိုင်ရာဖော်ပြချက် (clock, clear) သည်စတင်လျှင် clear = '1' သို့ဖြစ်လျှင် Pre_Q <= "0000"; elsif (clock = '1' and clock'event) ထို့နောက် QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; အဆုံးသတ်လျှင်; အဆုံးသတ်ဖြစ်စဉ်; behd အဆုံး; 

Tina ခုနှစ်တွင်သင် VHDL ကုဒ်ပြောင်းပြီးချက်ချင်းအကျိုးသက်ရောက်တွေ့နိုင်ပါသည်။

မျဉ်းပြောင်းနည်း Pre_Q <= Pre_Q + 1; မှအထက် Pre_Q <= Pre_Q + 2; နှင့်ဒိုင်ယာလော့ခ်ကိုပိတ်ပါ။

အခုတော့အားသုံးသပ်ခြင်း / ဒစ်ဂျစ်တယ် VHDL ခြင်း simulation ကိုအောက်ပါပုံဖြစ်ထွန်း:

ဒစ်ဂျစ်တယ် vhdl ခြင်း simulation, ပုံရိပ် 4
    X
    မှာသငျသညျရှိသည်ဖို့အတှကျဝမျးသာ DesignSoft
    လက်ျာထုတ်ကုန်ကိုရှာဖွေရန်သို့မဟုတ်လိုအပ်သောပံ့ပိုးမှုလိုအပ်လျှင်မည်သည့်အကူအညီလိုအပ်ပါကချက်တင်စကားပြောခွင့်ပြုပါ။
    wpChatIcon