Tina အတွက် VHDL ခြင်း simulation အားလုံးဗားရှင်းတွင်ထည့်သွင်း

TINA ပင်မစာမျက်နှာနှင့်အထွေထွေသတင်းအချက်အလက်သို့ကူးသွားပါ

VHDL (VHSIC (အလွန်မြင့်မားသောအမြန်နှုန်း integrated circuits) ဟာ့ဒ်ဝဲဖျေါပွခကျြ Language) ကြိုတင်လုပ်ကြံလီဆယ်မှုများမှမိမိတို့၏ချစ်ပ်များနှင့်စနစ်များကိုဖော်ပြရန်နှင့်တူအောင်ဖန်တီးရန်အီလက်ထရောနစ်ဒီဇိုင်နာများအသုံးပြုသောကာ IEEE- စံဟာ့ဒ်ဝဲဖော်ပြချက် language တစ်ခုဖြစ်ပါတယ်။

Tina ဗားရှင်း 7 နှင့်အဆင့်မြင့်ယခုအစွမ်းထက်ဒစ်ဂျစ်တယ် VHDL ခြင်း simulation အင်ဂျင်များပါဝင်သည်။ Tina အတွက်မဆိုဒစ်ဂျစ်တယ် circuit ကိုအလိုအလျောက် VHDL ကုဒ်အဖြစ်ပြောင်းလဲကာ VHDL ဒီဇိုင်းအဖြစ်ခွဲခြမ်းစိတ်ဖြာနိုင်ပါသည်။ ထို့အပြင်ခုနှစ်, သငျသညျ VHDL အတွက်ရရှိနိုင်ဟာ့ဒ်ဝဲ၏ကျယ်ပြန့်ခွဲခြမ်းစိတ်ဖြာနိုင်ပြီး VHDL အတွက်သင့်ကိုယ်ပိုင်ဒစ်ဂျစ်တယ်အစိတ်အပိုင်းများနှင့်ဟာ့ဒ်ဝဲသတ်မှတ်။ VHDL ၏ကြီးစွာသောအားသာချက်ကကို IEEE စံကြောင်းကိုသာဖြစ်ပါသည်, ဒါပေမယ့်လည်းထိုကဲ့သို့သော FPGAs နှင့် CPLDs အဖြစ်သည် Programmable ယုတ္တိဗေဒ devices များအတွက်အလိုအလျှောက်သဘောပေါက်နိုင်ပါတယ်။

အကယ်၍ Generate synthesizable code checkbox ကို Analysis / Options menu တွင်သတ်မှတ်ထားလျှင် TINA သည် synthesizable VHDL ကုဒ်ကိုသက်ဆိုင်ရာ UCF ဖိုင်နှင့်အတူထုတ်နိုင်သည်။ သင်ဖန်တီးထားသော VHD နှင့် UCF ဖိုင်များကို T&M menu ရှိ“ Create VHD & UCF File” command ဖြင့်သိမ်းဆည်းနိုင်သည်။ သင်သည်ဤဖိုင်များကို Xilinx ၏အခမဲ့ utility Webpack ဖြင့်ဖတ်နိုင်သည်၊ ဒီဇိုင်း၏အကောင်အထည်ဖော်မှုကိုဖော်ပြသည့် bit-stream ဖိုင်ကိုထုတ်ယူပြီး၎င်းကို Xilinx FPGA ချစ်ပ်များသို့တင်နိုင်သည်။

ဥပမာ: အောက်ပါ circuit ကို VHDL အတွက်သတ်မှတ်ထားသောတစ်ဦးတန်ပြန်ဖြစ်ပါသည်။

ဒစ်ဂျစ်တယ် VHDL ခြင်း simulation, ပုံရိပ် 1

ခွဲခြမ်းစိတ်ဖြာခြင်း / ဒစ်ဂျစ်တယ် VHDL ခြင်း simulation running အောက်ပါပုံပေးသည်:

သငျသညျ Tina အတွက်ကောင်တာပိတ်ပင်တားဆီးမှုအပေါ်ကို double-click နဲ့သင် VHDL code ကကောင်တာ defining တွေ့မြင်နိုင်ပါသည် Enter Macro button ကိုနှိပ်လျှင်:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;