Jump to TINA Main Page & General Information 

• Verilog ခြင်း simulation
• Verilog-A & AMS ခြင်း simulation
• VHDL ခြင်း simulation
• VHDL-AMS သရုပ်သကန်
• SystemC သရုပ်သကန်

SystemVerilog သည် TINA တွင်ပါ၀င်သော Verilog ဟာ့ဒ်ဝဲဖော်ပြချက်ဘာသာစကား၏ တိုးချဲ့တစ်ခုဖြစ်သည်။
TINA SystemVerilog တွင် အလွန်မြန်ဆန်ပြီး အကောင်းဆုံးကုဒ်ကို ပေးဆောင်သည့် MS Visual Studio ဖြင့် စုစည်းနိုင်သည့် SystemC သို့ အလိုအလျောက် ဘာသာပြန်ပါသည်။ TINA ၏ Examples\HDL\SystemVerilog ဖိုင်တွဲတွင် ဆားကစ်နမူနာများစွာကို သင်တွေ့နိုင်သည်။

SystemVerilog ဥပမာ-