VHDL अनुकरण TINA मा सबै संस्करणहरूमा समावेश गरिएको छ

TINA मुख्य पृष्ठ र सामान्य जानकारीमा जानुहोस्

VHDL (VHSIC (अति उच्च स्पीड एकीकृत सर्किट) हार्डवेयर विवरण भाषा) इलेक्ट्रोनिक डिजाइनरहरूले प्रयोग गरेको आईईईई-मानक हार्डवेयर विवरण भाषा हो जसको कारण निर्माणको लागी आफ्नो चिप्स र प्रणाली अनुकरण गर्नका लागि प्रयोग गरिन्छ।

TINA संस्करणहरू 7 र उच्चमा अहिले एक शक्तिशाली डिजिटल VHDL अनुकरण इन्जिन समावेश छ। TINA मा कुनै पनि डिजिटल सर्किट स्वचालित रूप देखि एक VHDL कोड परिवर्तित र एक VHDL डिजाइन को रूप मा विश्लेषण गरिन सक्छ। यसको अतिरिक्त, तपाईं VHDL मा उपलब्ध विस्तृत दायरा हार्डवेयर विश्लेषण गर्न सक्छन् र VHDL मा तपाईंको आफ्नै डिजिटल घटक र हार्डवेयर परिभाषित गर्न सक्नुहुन्छ। VHDL को ठूलो फायदा मात्र होइन कि यो IEEE मानक हो, तर यो पनि स्वचालित तर्क प्रोग्रामहरू जस्तै FPGAs र CPLDs मा देख्न सकिन्छ।

TINA विश्लेषण गर्न / विकल्प मेनू मा उत्पन्न यदि सिंथेसिजेबल कोड चेकबक्स सेट गरीएको छ भने सम्बन्धित UCF फाइलको साथ एक synthesizable VHDL कोड उत्पन्न गर्न सक्दछ। तपाईं सिर्जना गरिएको VHD र UCF फाईलहरू बचत गर्न सक्नुहुनेछ T & M मेनूमा "VHD र UCF फाईल सिर्जना गर्नुहोस्" आदेशसँग। तपाईं यी फाइलहरू Xilinx को नि: शुल्क उपयोगिता वेबप्याकको साथ पढ्न सक्नुहुन्छ, डिजाइनको कार्यान्वयनको वर्णन गर्ने बिट-स्ट्रिम फाईल उत्पन्न गर्न सक्नुहुन्छ र यसलाई Xilinx FPGA चिप्समा अपलोड गर्नुहोस्।

उदाहरण: निम्न सर्किट एक काउंटर हो, VHDL मा परिभाषित।

चालु विश्लेषण / डिजिटल VHDL सिमुलेसन, निम्न चित्र प्रदान गर्दछ:

यदि तपाइँ TINA मा काउन्टर ब्लकमा डबल-क्लिक गर्नुहोस् र इन्टर म्याक्रो थिच्नुहोस् तपाईँले काउन्टर परिभाषित VHDL कोड देख्न सक्नुहुन्छ:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;