TINACloud संग डिजिटल VHDL अनुकरण

VHDL (VHSIC (अति उच्च स्पीड एकीकृत सर्किट) हार्डवेयर विवरण भाषा) इलेक्ट्रोनिक डिजाइनरहरूले प्रयोग गरेको आईईईई-मानक हार्डवेयर विवरण भाषा हो जसको कारण निर्माणको लागी आफ्नो चिप्स र प्रणाली अनुकरण गर्नका लागि प्रयोग गरिन्छ।

TINACloud अब एक शक्तिशाली डिजिटल VHDL सिमुलेशन इञ्जिन शामिल छ। कुनै पनि TINACloud मा डिजिटल सर्किट स्वतः एक VHDL कोड रूपान्तरण गर्न सकिन्छ र एक VHDL डिजाइन को रूप मा विश्लेषण गर्न सकिन्छ। थप रूपमा, तपाईले VHDL मा उपलब्ध हार्डवेयरको विस्तृत दायरा विश्लेषण गर्न सक्नुहुन्छ र VHDL मा तपाईंको आफ्नै डिजिटल घटकहरू र हार्डवेयर परिभाषित गर्न सक्नुहुन्छ। VHDL को ठूलो लाभ यो मात्र होइन कि यो एक आईईईई मानक हो, तर यो आफैं FPGAs र CPLDs जस्ता प्रोग्राम योग्य तर्क उपकरणहरूमा महसुस गर्न सकिन्छ।

TINACloud संश्लेषण योग्य VHDL कोड उत्पन्न गर्न सक्दछन् UCF फाईलसँग सँगै यदि उत्पन्न गर्नुहोस् synthesizable कोड चेकबक्स विश्लेषण / विकल्प मेनूमा सेट गरिएको छ। तपाईं सिर्जना गरिएको VHD र UCF फाईलहरू बचत गर्न सक्नुहुनेछ T & M मेनूमा "VHD र UCF फाईल सिर्जना गर्नुहोस्" आदेशसँग। तपाईं यी फाइलहरू Xilinx को नि: शुल्क उपयोगिता वेबप्याकको साथ पढ्न सक्नुहुन्छ, डिजाइनको कार्यान्वयनको वर्णन गर्ने बिट-स्ट्रिम फाईल उत्पन्न गर्न सक्नुहुन्छ र यसलाई Xilinx FPGA चिप्समा अपलोड गर्नुहोस्।

उदाहरण: निम्न सर्किट एक काउंटर हो, VHDL मा परिभाषित।

तस्वीर क्लिक गरेर TINACloud सँग अनलाइन अनुकरण चलाउनुहोस्

चालु विश्लेषण / डिजिटल VHDL सिमुलेसन, निम्न चित्र प्रदान गर्दछ:

यदि तपाइँ "काउन्टर" ब्लक क्लिक गर्नुहुन्छ र HDL लाईनमा प्रेस गर्नुहोस् ... बटनमा तपाइँ VHDL कोडलाई काउन्टर परिभाषित गर्न सक्नुहुन्छ।

पुस्तकालय ieee; ieee.std_logic_1164.all प्रयोग गर्नुहोस्; ieee.std_logic_arith.all प्रयोग गर्नुहोस्; ---------------------------------------------------------- - ENTITY काउन्टर पोर्ट (घडी: std_logic मा; स्पष्ट: std_logic मा; QA, QB, QC, QD: std_logic बाहिर); END काउन्टर; ---------------------------------------------------------- - काउन्टरको ARCHITECTURE behv संकेत हो Pre_Q: चिन्ह नलगाईएको (3 डाउनो 0); BEGIN - काउन्टर प्रक्रियाको व्यवहार वर्णन (घडी, स्पष्ट) शुरू हुन्छ यदि Clear = '१' त्यसपछि Pre_Q <= "1"; elsif (घडी = '१' र घडी'भएको) तब QA <= Pre_Q (०); QB <= Pre_Q (१); QC <= Pre_Q (२); QD <= Pre_Q (0000); Pre_Q <= Pre_Q + १; अन्त यदि; अन्त प्रक्रिया; END behv; 

TINA मा तपाईं VHDL कोड परिवर्तन गर्न सक्नुहुन्छ र प्रभाव देख्न सक्नुहुन्छ।

लाइन परिवर्तन गर्नुहोस् Pre_Q <= Pre_Q + १; माथि Pre_Q <= Pre_Q + १; र संवाद बन्द गर्नुहोस्।

अब विश्लेषण / डिजिटल VHDL सिमुलेसन निम्न आरेख उत्पादन गर्दछ: