TINACloud संग डिजिटल VHDL अनुकरण

VHDL (VHSIC (अति उच्च स्पीड एकीकृत सर्किट) हार्डवेयर विवरण भाषा) इलेक्ट्रोनिक डिजाइनरहरूले प्रयोग गरेको आईईईई-मानक हार्डवेयर विवरण भाषा हो जसको कारण निर्माणको लागी आफ्नो चिप्स र प्रणाली अनुकरण गर्नका लागि प्रयोग गरिन्छ।

TINACloud अब एक शक्तिशाली डिजिटल VHDL अनुकरण इन्जिन समावेश गर्दछ। TINACloud मा कुनै पनि डिजिटल सर्किट स्वचालित रूप देखि एक VHDL कोड परिवर्तित र VHDL डिजाइन को रूप मा विश्लेषण गरिन सक्छ। यसको अतिरिक्त, तपाईं VHDL मा उपलब्ध विस्तृत दायरा हार्डवेयर विश्लेषण गर्न सक्छन् र VHDL मा तपाईंको आफ्नै डिजिटल घटक र हार्डवेयर परिभाषित गर्न सक्नुहुन्छ। VHDL को ठूलो फायदा मात्र होइन कि यो IEEE मानक हो, तर यो पनि स्वचालित तर्क प्रोग्रामहरू जस्तै FPGAs र CPLDs मा देख्न सकिन्छ।

TINACloud संगत UHD फाइलसँग एक synthesizable VHDL कोड उत्पन्न गर्न सक्छ यदि उत्पन्न संश्लेषण कोड चेकबक्स विश्लेषण विश्लेषण / विकल्प मेनुमा सेट गरिएको छ। तपाईँले सिर्जना गरिएको VHD र UCF फाईलहरू "Td M menu मा" VHD र UCF फाइल "आदेश सिर्जना गर्न सक्नुहुन्छ। तपाइँ यी फाइलहरू Xilinx को निःशुल्क उपयोगिता वेबप्याक पढ्न सक्नुहुन्छ, डिजाइनको कार्यान्वयन वर्णन गर्ने बिट-स्ट्रीम फाइल उत्पन्न गर्नुहोस् र त्यसपछि Xilinx FPGA चिप्समा अपलोड गर्नुहोस्।

उदाहरण: निम्न सर्किट एक काउंटर हो, VHDL मा परिभाषित।

तस्वीर क्लिक गरेर TINACloud सँग अनलाइन अनुकरण चलाउनुहोस्

चालु विश्लेषण / डिजिटल VHDL सिमुलेसन, निम्न चित्र प्रदान गर्दछ:

डिजिटल VHDL अनुकरण, छवि 3

यदि तपाइँ "काउन्ट" ब्लक क्लिक गर्नुहोस् र HDL रेखामा थिच्नुहोस् ... बटन तपाईँले काउन्टर परिभाषित VHDL कोड देख्न सक्नुहुन्छ।

पुस्तकालय यानी; ieee.std_logic_1164.all; ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY काउन्टर पोर्ट छ (घडी: स्टड_लगिकमा; खाली: स्टडी_ लगलिकमा; क्यूए, क्यूबी, क्यूसी, क्यूडी: स्टडी_लगिक बाहिर); END काउन्टर; -------------------------------------------------- - आर्किटेक्चर काउंटर को व्यवहार संकेत हो Pre_Q: अज्ञात (3 सम्म 0); BEGIN - काउन्टर प्रक्रियाको व्यवहारिक वर्णन (घडी, खाली) सुरु गर्नुहोस् यदि स्पष्ट = '1' त्यसपछि Pre_Q <= "0000"; elsif (घडी = '1' र घडी'विन्ट) त्यसपछि क्यूए <= पूर्व_Q (0); QB <= पूर्व_Q (1); QC <= पूर्व_Q (2); QD <= पूर्व_Q (3); Pre_Q <= पूर्व_ क्यू 1; अन्त यदि; अन्त प्रक्रिया; END behv; 

TINA मा तपाईं VHDL कोड परिवर्तन गर्न सक्नुहुन्छ र प्रभाव देख्न सक्नुहुन्छ।

लाइन परिवर्तन गर्नुहोस् Pre_Q <= पूर्व_Q + 1; माथि Pre_Q <= पूर्व_Q + 2; र संवाद बन्द गर्नुहोस्।

अब विश्लेषण / डिजिटल VHDL सिमुलेसन निम्न आरेख उत्पादन गर्दछ:

डिजिटल vhdl सिमुलेशन, छवि 4