Digital Verilog elektronische circuitsimulatie

Digital Verilog elektronische circuitsimulatie

Jump to TINA Main Page & General Information 

TINA bevat ook een krachtige digitale Verilog-simulatiemachine. Het voordeel van Verilog ten opzichte van VHDL is dat het gemakkelijker te leren en te begrijpen is, maar er zijn meer functies in VHDL.

TINA kan de Verilog-modellen en de andere digitale componenten vertalen naar synthetiseerbare VHDL-code en met behulp van de Xpacklex Webpack-software kunt u het bitstroombestand genereren dat de implementatie van het ontwerp beschrijft en het vervolgens uploaden naar Xilinx FPGA-chips.

Het volgende circuit vergelijkt hetzelfde volledige optellerschakeling met VHDL en Verilog.
Digital Verilog Simulation, afbeelding 1

Het schematische gedeelte is hetzelfde, alleen de codes in de macro's zijn verschillend.

U kunt dubbelklikken op de VHDL- of de Verilog-macro's en op Enter Macro drukken om de volledige details te bekijken en de code te bewerken als u dat wenst:

De essentiële onderdelen lijken erg op elkaar:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Als de Digital Timing Analysis wordt uitgevoerd in het menu Analyse. Het volgende diagram verschijnt:

U kunt zien dat de uitgangssignalen van beide modellen exact hetzelfde zijn ..