Digitale VHDL-simulatie met TINACloud

VHDL (VHSIC (Very High Speed ​​Integrated Circuits) Hardware Beschrijving Language) is een IEEE-standaard hardware-beschrijvingstaal die door elektronische ontwerpers wordt gebruikt om hun chips en systemen voorafgaand aan de fabricage te beschrijven en te simuleren.

TINACloud bevat nu een krachtige digitale VHDL-simulatie-engine. Elk digitaal circuit in TINACloud kan automatisch een VHDL-code worden geconverteerd en geanalyseerd als een VHDL-ontwerp. Daarnaast kunt u het brede scala aan hardware dat beschikbaar is in VHDL analyseren en uw eigen digitale componenten en hardware in VHDL definiëren. Het grote voordeel van VHDL is niet alleen dat het een IEEE-standaard is, maar dat het ook automatisch kan worden gerealiseerd in programmeerbare logische apparaten zoals FPGA's en CPLD's.

TINACloud kan een synthetiseerbare VHDL-code genereren samen met het bijbehorende UCF-bestand als het selectievakje Genereer syntheseerbare code is ingeschakeld in het menu Analyse / Opties. U kunt de gemaakte VHD- en UCF-bestanden opslaan met de opdracht "Create VHD & UCF ​​File" in het menu T&M. U kunt deze bestanden lezen met het gratis hulpprogramma Webpack van Xilinx, het bitstream-bestand genereren dat de implementatie van het ontwerp beschrijft en het vervolgens uploaden naar Xilinx FPGA-chips.

Voorbeeld: het volgende circuit is een teller, gedefinieerd in VHDL.

Voer de simulatie online uit met TINACloud door op de afbeelding te klikken

Running Analysis / Digital VHDL-simulatie, geeft het volgende diagram:

Digitale VHDL-simulatie, afbeelding 3

Als u op het blok "Teller" klikt en in de HDL-regel op de knop… drukt, ziet u de VHDL-code die de teller definieert

bibliotheek ieee; gebruik ieee.std_logic_1164.all; gebruik ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY-teller is poort (klok: in std_logic; clear: in std_logic; QA, QB, QC, QD: uit std_logic); EINDE teller; -------------------------------------------------- - ARCHITECTUUR behv van teller is signaal Pre_Q: unsigned (3 tot 0); BEGIN - gedragsbeschrijving van het tellerproces (clock, clear) start if clear = '1' dan Pre_Q <= "0000"; elsif (clock = '1' en clock'event) dan QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; stop als; eindproces; EINDE behv; 

In TINA kun je de VHDL-code wijzigen en het effect meteen zien.

Verander de lijn Pre_Q <= Pre_Q + 1; hierboven naar Pre_Q <= Pre_Q + 2; en sluit het dialoogvenster.

Nu geeft Analyse / Digitale VHDL-simulatie het volgende diagram:

Digitale vhdlsimulatie, afbeelding 4
    X
    Blij je te zien DesignSoft
    Laat chatten indien nodig hulp bij het vinden van het juiste product of ondersteuning nodig.
    de wpchatıco