Digitale VHDL-simulatie met TINACloud

VHDL (VHSIC (Very High Speed ​​Integrated Circuits) Hardware Beschrijving Language) is een IEEE-standaard hardware-beschrijvingstaal die door elektronische ontwerpers wordt gebruikt om hun chips en systemen voorafgaand aan de fabricage te beschrijven en te simuleren.

TINACloud bevat nu een krachtige digitale VHDL-simulatiemachine. Elke digitale schakeling in TINACloud kan automatisch een VHDL-code worden geconverteerd en geanalyseerd als een VHDL-ontwerp. Daarnaast kunt u het brede scala aan hardware van VHDL analyseren en uw eigen digitale componenten en hardware in VHDL definiëren. Het grote voordeel van VHDL is niet alleen dat het een IEEE-standaard is, maar ook dat dit automatisch kan worden gerealiseerd in programmeerbare logische apparaten zoals FPGA's en CPLD's.

TINACloud kan samen met het overeenkomstige UCF-bestand een synthetiseerbare VHDL-code genereren als het selectievakje Syntheseerbare code genereren is ingesteld in het menu Analyse / opties. U kunt de gemaakte VHD- en UCF-bestanden opslaan met de opdracht "Create VHD & UCF ​​File" in het T & M-menu. Je kunt deze bestanden lezen met Xilinx's gratis hulpprogramma Webpack, het bitstroombestand genereren dat de implementatie van het ontwerp beschrijft en het vervolgens uploaden naar Xilinx FPGA-chips.

Voorbeeld: het volgende circuit is een teller, gedefinieerd in VHDL.

Voer de simulatie online uit met TINACloud door op de afbeelding te klikken

Running Analysis / Digital VHDL-simulatie, geeft het volgende diagram:

Digitale VHDL-simulatie, afbeelding 3

Als u op het blok "Teller" en in de HDL-regel klikt, drukt u op de knop ... u kunt de VHDL-code zien die de teller definieert

bibliotheek ieee; gebruik ieee.std_logic_1164.all; gebruik ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY-teller is poort (klok: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END-teller; -------------------------------------------------- - ARCHITECTUUR behv van teller is signaal Pre_Q: niet-ondertekend (3 omlaag naar 0); BEGIN - gedragsbeschrijving van het tellingsproces (klok, wissen) begin indien clear = '1' en Pre_Q <= "0000"; elsif (clock = '1' en clock'event) en dan QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; stop als; eindproces; EIND behv; 

In TINA kun je de VHDL-code wijzigen en het effect meteen zien.

Verander de lijn Pre_Q <= Pre_Q + 1; hierboven naar Pre_Q <= Pre_Q + 2; en sluit het dialoogvenster.

Nu geeft Analyse / Digitale VHDL-simulatie het volgende diagram:

Digitale vhdlsimulatie, afbeelding 4