Digital VHDL Simulering med TINACloud

VHDL (VHSIC (Very High Speed Integrated Circuits) Hardware Description Language) er et IEEE-standard maskinvarebeskrivelsesspråk som brukes av elektroniske designere til å beskrive og simulere sine chips og systemer før fabrikasjon.

TINACloud inkluderer nå en kraftig digital VHDL-simuleringsmotor. Enhver digital krets i TINACloud kan automatisk konverteres en VHDL-kode og analyseres som en VHDL-design. I tillegg kan du analysere det brede spekteret av maskinvare som er tilgjengelig i VHDL og definere dine egne digitale komponenter og maskinvare i VHDL. Den store fordelen med VHDL er ikke bare at det er en IEEE-standard, men også som kan realiseres automatisk i programmerbare logiske enheter som FPGAer og CPLDer.

TINACloud kan generere en syntetiserbar VHDL-kode sammen med den korresponderende UCF-filen hvis avkrysningsruten Generere syntetiserbar kode er angitt i menyen Analyse / Alternativer. Du kan lagre de opprettede VHD- og UCF-filene med kommandoen "Opprett VHD & UCF-fil" i T&M-menyen. Du kan lese disse filene med Xilinxs gratisverktøy Webpack, generere bit-stream-filen som beskriver implementeringen av designet og deretter laste den opp til Xilinx FPGA-sjetonger.

Eksempel: Følgende krets er en teller, definert i VHDL.

Kjør simuleringen online med TINACloud ved å klikke på bildet

Running Analysis / Digital VHDL simulering, gir følgende diagram:

Hvis du klikker på "Counter" -blokken og i HDL-linjen trykker du på… -knappen, kan du se VHDL-koden som definerer Counter

bibliotek ieee; bruk ieee.std_logic_1164.all; bruk ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY-teller er port (klokke: i std_logic; klar: i std_logic; QA, QB, QC, QD: ut std_logic); SLUTTeller; -------------------------------------------------- - ARKITEKTUR behv av teller er signal Pre_Q: usignert (3 ned til 0); BEGIN - atferdsbeskrivelse av tellerprosessen (klokke, tømme) begynner hvis clear = '1' og deretter Pre_Q <= "0000"; elsif (klokke = '1' og klokkeevent) deretter QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; slutt om; sluttprosess; END behv;

I TINA kan du endre VHDL-koden og se effekten umiddelbart.

Endre linjen Pre_Q <= Pre_Q + 1; over til Pre_Q <= Pre_Q + 2; og lukk dialogboksen.