Digital Verilog elektronisk krets simulering

Digital Verilog elektronisk krets simulering

Jump to TINA Main Page & General Information 

TINA inkluderer også en kraftig digital Verilog-simuleringsmotor. Fordelen med Verilog sammenlignet med VHDL at det er lettere å lære og forstå, men det er flere funksjoner i VHDL.

TINA kan oversette Verilog-modellene og de andre digitale komponentene til syntetiserbar VHDL-kode, og ved hjelp av Xilinxs Webpack-programvare kan du generere bitstrømfilen som beskriver implementeringen av designet og deretter laste det opp til Xilinx FPGA-chips.

Følgende krets sammenligner den samme fulladderekretsen ved hjelp av VHDL og Verilog.
Digital Verilog Simulering, bilde 1

Den skjematiske delen er den samme, bare kodene i makroene er forskjellige.

Du kan dobbeltklikke på VHDL- eller Verilog-makroene og trykke på Enter Macro for å se de fulle detaljene og redigere koden hvis du ønsker det:

De essensielle delene er veldig like:

VerilogVHDL
assign S = A ^ BS <= (A xor B)
assign C = A & BC <= (A and B)
Hvis kjøre Digital Timing Analysis fra analysemenyen. Følgende diagram vises:

Du kan se at utgangssignalene fra begge modellene er nøyaktig det samme.