Digital VHDL Simulering med TINACloud

VHDL (VHSIC (Very High Speed Integrated Circuits) Hardware Description Language) er et IEEE-standard maskinvarebeskrivelsesspråk som brukes av elektroniske designere til å beskrive og simulere sine chips og systemer før fabrikasjon.

TINACloud now include a powerful digital VHDL simulation engine. Any digital circuit in TINACloud can be automatically converted a VHDL code and analyzed as a VHDL design. In addition, you can analyze the wide range of hardware available in VHDL and define your own digital components and hardware in VHDL. The great advantage of VHDL is not only that it is a IEEE standard, but also that can be realized automatically in programmable logic devices such as FPGAs and CPLDs.

TINACloud can generate a synthesizable VHDL code along with the corresponding UCF file if the Generate synthesizable code checkbox is set in the Analysis/Options menu. You can save the created VHD and UCF files with the “Create VHD & UCF File” command in the T&M menu. You can read these files with Xilinx’s free utility Webpack, generate the bit-stream file describing the implementation of the design and then upload it to Xilinx FPGA chips.

Eksempel: Følgende krets er en teller, definert i VHDL.

Kjør simuleringen online med TINACloud ved å klikke på bildet

Running Analysis / Digital VHDL simulering, gir følgende diagram:

If you click the “Counter” block and in the HDL line press the … button you can see the VHDL code defining the Counter

bibliotek ieee; bruk ieee.std_logic_1164.all; bruk ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY-teller er port (klokke: i std_logic; klar: i std_logic; QA, QB, QC, QD: ut std_logic); SLUTTeller; -------------------------------------------------- - ARKITEKTUR behv av teller er signal Pre_Q: usignert (3 ned til 0); BEGIN - atferdsbeskrivelse av tellerprosessen (klokke, tømme) begynner hvis clear = '1' og deretter Pre_Q <= "0000"; elsif (klokke = '1' og klokkeevent) deretter QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; slutt om; sluttprosess; END behv;

I TINA kan du endre VHDL-koden og se effekten umiddelbart.

Endre linjen Pre_Q <= Pre_Q + 1; over til Pre_Q <= Pre_Q + 2; og lukk dialogboksen.