Digital VHDL Simulering med TINACloud

VHDL (VHSIC (Very High Speed ​​Integrated Circuits) Hardware Description Language) er et IEEE-standard maskinvarebeskrivelsesspråk som brukes av elektroniske designere til å beskrive og simulere sine chips og systemer før fabrikasjon.

TINACloud inkluderer nå en kraftig digital VHDL-simuleringsmotor. Enhver digital krets i TINACloud kan automatisk konverteres til en VHDL-kode og analyseres som et VHDL-design. I tillegg kan du analysere det brede utvalget av maskinvare tilgjengelig i VHDL og definere dine egne digitale komponenter og maskinvare i VHDL. Den store fordelen med VHDL er ikke bare at det er en IEEE-standard, men også det som kan realiseres automatisk i programmerbare logiske enheter som FPGA og CPLD.

TINACloud kan generere en syntetiserbar VHDL-kode sammen med den tilsvarende UCF-filen hvis kryssruten Generer syntetiserbar kode er angitt i menyen Analyse / Alternativer. Du kan lagre de opprettede VHD- og UCF-filene med "Create VHD & UCF ​​File" -kommandoen i T & M-menyen. Du kan lese disse filene med Xilinx gratis verktøy Webpack, generere bitstrømfilen som beskriver implementeringen av designet og deretter laste det opp til Xilinx FPGA-chips.

Eksempel: Følgende krets er en teller, definert i VHDL.

Kjør simuleringen online med TINACloud ved å klikke på bildet

Running Analysis / Digital VHDL simulering, gir følgende diagram:

Digital VHDL Simulering, bilde 3

Hvis du klikker på "Counter" -blokken og i HDL-linjen trykker du på ... knappen du kan se VHDL-koden definere telleren

bibliotek ieee; bruk ieee.std_logic_1164.all; bruk ieee.std_logic_arith.all; -------------------------------------------------- - ENTITY-telleren er port (klokke: i std_logic; clear: i std_logic; QA, QB, QC, QD: ut std_logic); END-teller; -------------------------------------------------- - ARCHITECTURE ved teller er signal Pre_Q: usignert (3 ned til 0); BEGIN - atferdsbeskrivelse av tellerprosessen (klokke, klare) begynner hvis det er klart = '1' og deretter Pre_Q <= "0000"; elsif (klokke = '1' og klokke'event) så QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; slutt om; sluttprosessen; Slutt behv; 

I TINA kan du endre VHDL-koden og se effekten umiddelbart.

Endre linjen Pre_Q <= Pre_Q + 1; over til Pre_Q <= Pre_Q + 2; og lukk dialogboksen.

Nå gir analyse / digital VHDL simulering følgende diagram:

Digital vhdl-simulering, bilde 4