VHDL Simulation i TINA er inkludert i alle versjoner
VHDL Simulation i TINA er inkludert i alle versjoner
- VHDL-AMS Simulering
- Verilog Simulering
- Verilog-A & AMS-simulering
- SystemVerilog Simulering
- SystemC Simulering
VHDL (VHSIC (Very High Speed Integrated Circuits) Hardware Description Language) er et IEEE-standard maskinvarebeskrivelsesspråk som brukes av elektroniske designere til å beskrive og simulere sine chips og systemer før fabrikasjon.
TINA-versjoner 7 og høyere inkluderer nå en kraftig digital VHDL-simuleringsmotor. Enhver digital krets i TINA kan automatisk konverteres til en VHDL-kode og analyseres som et VHDL-design. I tillegg kan du analysere det brede utvalget av maskinvare tilgjengelig i VHDL og definere dine egne digitale komponenter og maskinvare i VHDL. Den store fordelen med VHDL er ikke bare at det er en IEEE-standard, men også det som kan realiseres automatisk i programmerbare logiske enheter som FPGA og CPLD.
TINA kan generere en syntetiserbar VHDL-kode sammen med den tilhørende UCF-filen hvis avkrysningsruten Generere syntetiserbar kode er angitt i menyen Analyse / Alternativer. Du kan lagre de opprettede VHD- og UCF-filene med kommandoen "Opprett VHD & UCF-fil" i T&M-menyen. Du kan lese disse filene med Xilinxs gratisverktøy Webpack, generere bit-stream-filen som beskriver implementeringen av designet og deretter laste den opp til Xilinx FPGA-sjetonger.
Eksempel: Følgende krets er en teller, definert i VHDL.
Running Analysis / Digital VHDL simulering, gir følgende diagram:
Hvis du dobbeltklikker på tellerblokken i TINA og trykker på Enter Macro-knappen, kan du se VHDL-koden som definerer telleren:
library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
------------------
ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;
------------------
ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );
BEGIN
— behavioral description of the counter
process(clock, clear) begin
if clear = ‘1’ then
Pre_Q <= “0000”;
elsif (clock=’1′ and clock ‘event) then
QA <= Pre_Q(0);
QB <= Pre_Q(1);
QC <= Pre_Q(2);
QD <= Pre_Q(3);
Pre_Q <= Pre_Q + 1;
end if;
end process;
END behv;
I TINA kan du endre VHDL-koden og se effekten umiddelbart.
Endre linjen Pre_Q <= Pre_Q + 1; over til Pre_Q <= Pre_Q + 2; og lukk dialogboksen.
Nå gir analyse / digital VHDL simulering følgende diagram
Du kan også studere denne kretsen i TINAs Interaktiv modus.