10. FET forsterker design

FET forsterker design

Vi undersøker nå utvidelsen av FET-forsterkeranalysen som ble presentert tidligere i dette kapittelet til utformingen av FET-forsterkere. Vi vil forsøke å definere ukjente i designproblemet, og deretter utvikle ligninger for å løse disse ukendighetene. Som i de fleste elektronikkdesign, vil antall ligninger være mindre enn antall ukjente. Ytterligere begrensninger er etablert for å oppfylle visse overordnede mål (f.eks. Minimumskostnad, mindre variasjon i ytelse på grunn av parameterendringer).

10.1 CS forsterker

Utformingsprosedyren til en CS-forsterker er presentert i denne delen. Vi skal redusere JFET og MOSFET forsterkerutformingen til utarmingen til en organisert prosedyre. Selv om dette kan synes å

redusere design til en veldig rutinemessig prosess, må du overbevise deg selv om at du forstår opprinnelsen til hvert trinn siden flere varianter senere kan kreves. Hvis alt du gjør for å designe en CS-forsterker er å tankeløst "plugge inn" trinnene vi presenterer, mangler du hele poenget med denne diskusjonen. Som ingeniør søker du å gjøre ting som er ikke rutine. Å redusere teorien til en organisert tilnærming er hva du skal gjøre. Du vil ikke bare bruke de tilnærminger andre har gjort for deg.

Forsterkere er designet for å møte forsterkningskrav forutsatt at de ønskede spesifikasjonene ligger innenfor transistorens rekkevidde. Forsyningsspenning, belastningsmotstand, spenningsforsterkning og inngangsmotstand (eller strømforsterkning) er vanligvis spesifisert. Designerens jobb er å velge motstandsverdier R1, R2, RDog RS. Se Figur 40 mens du følger trinnene i prosedyren. Denne prosedyren forutsetter at en enhet er valgt og at dens egenskaper er kjent.

Figur 40 JFET CS-forsterker

Velg først et Q-punkt i metningsområdet for FET-karakteristiske kurver. Se kurver i figur 40 (b) for et eksempel. Dette identifiserer VDSQ, VGSQ-og IDQ.

Vi løser nå for de to motstandene i utgangsløkken, RS og RD. Siden det er to ukjente, krever vi to uavhengige ligninger. Vi begynner med å skrive dc KVL ligning rundt drain-kilde loop,

 (58)

Løsning for summen av de to motstandene gir

 (59)

 (60)

Motstanden, RD, er det eneste ukjente i denne ligningen. Løsning for RD resulterer i en kvadratisk ligning som har to løsninger, en negativ og en positiv. Hvis den positive løsningen resulterer i RD > K1, noe som innebærer en negativ RS, må et nytt Q-punkt velges (dvs. omstart designet). Hvis den positive løsningen gir RD < K1, vi kan fortsette.

Nå som RD er kjent, løser vi for RS ved å bruke ligning (59), drain-to-source loop-ligningen.

 (61)

Med RD og RS kjent, vi trenger bare å finne R1 og R2.

Vi begynner med å omskrive KVL-ligningen for gate-kilde-sløyfen.

 (62)

Spenningen, VGS, er av motsatt polaritet fra VDD. Dermed er begrepet IDQRS må være større enn VGSQ- i størrelse. Ellers, VGG vil ha motsatt polaritet fra VDD, som ikke er mulig i henhold til ligning (62).

Vi løser nå for R1 og R2 forutsatt at VGG funnet har samme polaritet as VDD. Disse motstandsverdiene velges ved å finne verdien av RG fra nåværende gevinstligningen eller fra inngangsbestandigheten. Vi løser for R1 og R2.

 (63)

Anta nå at Equation (62) resulterer i a VGG som har motsatt polaritet of VDD. Det er ikke mulig å løse for R1 og R2. Den praktiske måten å fortsette er å la VGG = 0 V. Dermed,   . Siden VGG er spesifisert av ligning (62), den tidligere beregnede verdien av RS nå må endres.

Figur 41 - CS forsterker

I figur 41, hvor en kondensator brukes til å omgå en del av RS, utvikler vi den nye verdien av RS som følger:

 (64)

Verdien av Rsdc is RS1 + RS2 og verdien av RSac is RS1.

Nå som vi har en ny Rsdc, vi må gjenta flere tidligere trinn i designet. Vi bestemmer oss igjen RD ved hjelp av KVL for drain-to-source-sløyfen.

 (65)

Designproblemet blir nå en av beregning av begge RS1 og RS2 i stedet for å finne bare en kilde motstand.

Med en ny verdi for RD of K1 - Rsdc, går vi til spenningsøkningsuttrykket av ligning (60) med RSac brukes til dette ac ligning i stedet for RS. Følgende ekstra trinn må legges til designprosedyren:

Vi finner RSac (som er rett og slett RS1) fra spenningsøkningsligningen

 (66)

RSac er det eneste ukjente i denne ligningen. Løsning for dette finner vi

 (67)

Anta nå det RSac er funnet å være positiv, men mindre enn Rsdc. Dette er den ønskelige tilstanden siden

 (68)

Så er designet vårt komplett og

  (69)

Anta at RSac er funnet å være positiv, men større enn Rsdc. Forsterkeren kan ikke utformes med spenningsforsterkning og Q-punkt som valgt. Et nytt Q-punkt må velges. Hvis spenningsforsterkningen er for høy, kan det ikke være mulig å påvirke utformingen med noe Q-punkt. En annen transistor kan være nødvendig, eller det kan være nødvendig å bruke to separate trinn.

10.2 CD-forsterkeren

Vi presenterer nå designprosedyren for CD JFET-forsterkeren. Følgende mengder er spesifisert: nåværende gevinst, lastmotstand, og VDD. Inngangsmotstand kan spesifiseres i stedet for strømforsterkning. Se kretsen i figur 39 mens du studerer følgende prosedyre. Nok en gang minner vi deg om at prosessen med å redusere teorien til et sett med trinn er den viktige delen av denne diskusjonen - ikke de faktiske trinnene.

Velg først et Q-punkt i midten av FET-karakteristikkurvene ved hjelp av figur 20 ("Kapittel 3: Junction felt-effekt transistor (JFET)"). Dette trinnet avgjør VDSQ, VGSQ-, IDQ og gm.

Vi kan løse for motstanden som er koblet til kilden ved å skrive dc KVL-ligning rundt drain-to-source-sløyfen.

 (70)

hvorfra vi finner dc Verdien av RS,

 (71)

Vi finner neste ac verdi av motstand, RSac, fra den omordnede nåværende forsterkningsligningen, ligning (55).

 (72)

hvor RG = Rin. Hvis inngangsmotstanden ikke er spesifisert, la RSac = Rsdc og beregne inngangsmotstanden fra ligning (72). Hvis inngangsmotstanden ikke er høy nok, kan det være nødvendig å endre Q-punktet.

If Rin er spesifisert, er det nødvendig å beregne RSac fra ligning (72). I slike tilfeller, RSac er forskjellig fra Rsdc, så vi omgå en del av RS med kondensator.

Vi gjør nå oppmerksomheten til innspillskretsen. Vi bestemmer VGG ved hjelp av ligningen,

 (73)

Ingen faseinversjon produseres i en FET-forsterker og VGG er normalt av samme polaritet som forsyningsspenningen.

Nå som VGG er kjent, bestemmer vi verdiene for R1 og R2 fra Thevenin-ekvivalenten av biaskretsen

 (74)

Det er vanligvis nok dreneringsstrøm i en SF for å utvikle den motsatte polaritetsspenningen som trengs for å kompensere for de negative spenningene som kreves av JFET-porten. Derfor kan normal spenningsdeling forspenning brukes.

Figur 44 - CD forsterker med del av RS omgått

Vi går nå tilbake til problemet med å angi inngangsresistansen. Vi kan anta den delen av RS er omgått, som i figur 44, som fører til forskjellige verdier av RSac og Rsdc. Vi bruker Equation (71) for å løse for Rsdc. Deretter la vi RG lik den angitte verdien av Rin, og bruk Equation (72) for å løse for RSac.

Dersom RSac beregnet ovenfor er mindre enn Rsdc, er designet gjennomført ved å omgå RS2 med kondensator. Husk at RSac = RS1 og Rsdc = RS1 + RS2. Hvis derimot, RSac er større enn Rsdc, må Q-punktet flyttes til et annet sted. Vi velger en mindre VDS og dermed forårsake økt spenning som skal slippes over RS1 + RS2, Som gjør Rsdc større. Hvis VDS kan ikke reduseres tilstrekkelig til å gjøre Rsdc større enn RSac, så kan ikke forsterkeren utformes med gitt strømforsterkning, Rin, og FET-typen. En av disse tre spesifikasjonene må endres, eller et andre forsterkerstadium må brukes til å gi den nødvendige forsterkningen.

10.3 SF Bootstrap forsterker

Vi undersøker nå en variant av CD-forsterkeren kjent som SF (eller CD) bootstrap FET forsterker. Denne kretsen er et spesielt tilfelle av SF kalt bootstrap krets og er illustrert i figur 45.

Her er bias utviklet over bare en del av kildemotstanden. Dette reduserer behovet for en kondensator-bypass over en del av kildemotstanden og oppnår dermed en mye større inngangsbestandighet enn normalt kan oppnås. Denne utformingen tillater oss å dra nytte av høyimpedansegenskapene til FET uten å bruke en høy verdi av portmotstand, RG.

Den ekvivalente kretsen i figur 46 brukes til å evaluere kretsoperasjonen

Bootstrap kildefølger

Figur 45 - Bootstrap kildefølger

Vi antar det iin er tilstrekkelig liten til å omtrentliggjøre gjeldende inn RS2 as i1. Utgangsspenningen er da funnet å være

 (75)

hvor

 (76)

Hvis antakelsen om iin er ikke gyldig, erstattes av uttrykket

 (77)

En KVL-ligning ved inngangsutbyttet vin som følger:

 (78)

Den nåværende, i1, er funnet fra et nåværende delingsforhold,

 (79)

Kombinere ligninger (79) og (78) gir,

 (80)

En annen ligning for vin er utviklet rundt løkken gjennom RG og RS2 som følger.

 (81)

Vi eliminerer vin ved å sette likning (80) lik likning (81) og løse for iin å skaffe

 (82)

Indgangsmotstanden, Rin = vin/iin, er funnet ved å dele likning (81) med ligning (82) med resultatet,

 (83)

RG er det eneste ukjente i denne ligningen, så vi kan løse for å skaffe,

 (84)

Nåværende gevinst er

 (85)

Vi kan nå bruke ligningene som er avledet tidligere sammen med observasjonen som RS - RS2 = RS1 for å løse for dagens gevinst.

 (86)

Spenningsøkningen er

 (87)

Legg merke til at nevnte i ekvation (84) er større enn telleren, og viser dermed det RG <(Rin-RS2). Dette viser at en stor inngangsbestandighet kan oppnås uten å ha samme størrelsesorden som RG.