Cyfrowa symulacja Verilog
Digital Verilog Electronic Circuit Simulation
Jump to TINA Main Page & General Information
- Symulacja Verilog-A i AMS
- Symulacja systemu Verilog
- Symulacja VHDL
- Symulacja VHDL-AMS
- Symulacja systemu C
TINA zawiera również potężny cyfrowy silnik symulacji Verilog. Zaletą Verilog w porównaniu z VHDL jest to, że łatwiej jest się go nauczyć i zrozumieć, jednak w VHDL jest więcej funkcji.
TINA może przetłumaczyć modele Verilog i inne komponenty cyfrowe na syntezowalny kod VHDL, a za pomocą oprogramowania Webpack firmy Xilinx można wygenerować plik strumienia bitów opisujący implementację projektu, a następnie przesłać go do układów FPGA Xilinx.
Następujący obwód porównuje ten sam pełny obwód sumatora przy użyciu VHDL i Verilog.
Część schematu jest taka sama, tylko kody w makrach są różne.
Możesz dwukrotnie kliknąć makra VHDL lub Verilog i nacisnąć Enter Macro, aby zobaczyć pełne szczegóły i edytować kod, jeśli chcesz:
Podstawowe części są bardzo podobne:
Verilog | VHDL |
assign S = A ^ B | S <= (A xor B) |
assign C = A & B | C <= (A and B) |
Jeśli uruchomisz Analizę synchronizacji cyfrowej z menu Analiza. Pojawi się następujący schemat:
Widać, że sygnały wyjściowe z obu modeli są dokładnie takie same ..