Cyfrowa symulacja VHDL z TINACloud

VHDL (VHSIC (ang. Very High Speed Integrated Circuits)) Język opisu sprzętu (ang. Hardware Description Language)) jest językiem opisu sprzętu zgodnym ze standardem IEEE, używanym przez projektantów elektronicznych do opisywania i symulowania układów i układów przed wykonaniem.

TINACloud zawiera teraz potężny cyfrowy silnik symulacyjny VHDL. Każdy obwód cyfrowy w TINACloud może być automatycznie konwertowany kod VHDL i analizowany jako projekt VHDL. Ponadto możesz analizować szeroki zakres sprzętu dostępnego w VHDL i definiować własne cyfrowe komponenty i sprzęt w VHDL. Wielką zaletą VHDL jest nie tylko to, że jest to standard IEEE, ale także fakt, że można go zrealizować automatycznie w programowalnych urządzeniach logicznych, takich jak FPGA i CPLD.

TINACloud może wygenerować syntezowalny kod VHDL wraz z odpowiednim plikiem UCF, jeśli pole wyboru Generuj syntezowalny kod jest ustawione w menu Analiza / Opcje. Utworzone pliki VHD i UCF można zapisać za pomocą polecenia „Utwórz plik VHD i UCF” w menu T&M. Możesz odczytać te pliki za pomocą bezpłatnego narzędzia Webpack firmy Xilinx, wygenerować plik strumienia bitów opisujący implementację projektu, a następnie przesłać go do układów Xilinx FPGA.

Przykład: Następujący obwód jest licznikiem zdefiniowanym w VHDL.

Uruchom symulację online za pomocą TINACloud, klikając zdjęcie

Uruchamianie symulacji Analysis / Digital VHDL, daje następujący diagram:

Jeśli klikniesz w blok „Licznik” iw linii HDL naciśniesz przycisk… zobaczysz kod VHDL definiujący Licznik

biblioteka ieee; użyj ieee.std_logic_1164.all; użyj ieee.std_logic_arith.all; -------------------------------------------------- - Licznik ENTITY to port (zegar: w std_logic; wyczyść: w std_logic; QA, QB, QC, QD: out std_logic); Licznik KONIEC; -------------------------------------------------- - ARCHITEKTURA behv licznika jest sygnałem Pre_Q: bez znaku (3 do 0); BEGIN - opis behawioralny procesu licznika (zegar, kasowanie) rozpoczyna się, jeśli clear = '1', a następnie Pre_Q <= "0000"; elsif (clock = '1' i clock'event), a następnie QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; koniec, jeśli; koniec procesu; END behv;

W TINA możesz zmienić kod VHDL i natychmiast zobaczyć efekt.

Zmień linię Pre_Q <= Pre_Q + 1; powyżej do Pre_Q <= Pre_Q + 2; i zamknij okno dialogowe.