Cyfrowa symulacja VHDL z TINACloud

VHDL (VHSIC (ang. Very High Speed ​​Integrated Circuits)) Język opisu sprzętu (ang. Hardware Description Language)) jest językiem opisu sprzętu zgodnym ze standardem IEEE, używanym przez projektantów elektronicznych do opisywania i symulowania układów i układów przed wykonaniem.

TINACloud zawiera teraz potężny cyfrowy silnik symulacji VHDL. Każdy obwód cyfrowy w TINACloud może być automatycznie konwertowany na kod VHDL i analizowany jako projekt VHDL. Ponadto można analizować szeroki zakres sprzętu dostępnego w VHDL i definiować własne komponenty cyfrowe i sprzęt w VHDL. Ogromną zaletą VHDL jest nie tylko to, że jest to standard IEEE, ale także, że może on być realizowany automatycznie w programowalnych urządzeniach logicznych, takich jak FPGA i CPLD.

TINACloud może wygenerować syntezowalny kod VHDL wraz z odpowiednim plikiem UCF, jeśli pole wyboru Generuj kod syntezowalny jest ustawione w menu Analiza / Opcje. Utworzone pliki VHD i UCF można zapisać za pomocą polecenia „Utwórz plik VHD i UCF” w menu RCP. Możesz odczytać te pliki za pomocą darmowego narzędzia Webpack Xilinx, wygenerować plik strumienia bitów opisujący implementację projektu, a następnie przesłać go do układów FPGA Xilinx.

Przykład: Następujący obwód jest licznikiem zdefiniowanym w VHDL.

Uruchom symulację online za pomocą TINACloud, klikając zdjęcie

Uruchamianie symulacji Analysis / Digital VHDL, daje następujący diagram:

Cyfrowa symulacja VHDL, obraz 3

Jeśli klikniesz blok „Counter” i na linii HDL naciśnij przycisk…, zobaczysz kod VHDL definiujący Licznik

biblioteka ieee; użyj ieee.std_logic_1164.all; użyj ieee.std_logic_arith.all; -------------------------------------------------- - Licznik ENTITY to port (zegar: w std_logic; wyczyść: w std_logic; QA, QB, QC, QD: out std_logic); Licznik END; -------------------------------------------------- - behv licznika ARCHITEKTURA jest sygnałem Pre_Q: niepodpisany (3 downto 0); BEGIN - opis behawioralny procesu licznika (zegar, wyczyść) begin jeśli clear = „1”, a następnie Pre_Q <= „0000”; elsif (clock = '1' i clock'event), a następnie QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; koniec jeśli; koniec procesu; END behv; 

W TINA możesz zmienić kod VHDL i natychmiast zobaczyć efekt.

Zmień linię Pre_Q <= Pre_Q + 1; powyżej do Pre_Q <= Pre_Q + 2; i zamknij okno dialogowe.

Teraz symulacja analizy / cyfrowego VHDL daje następujący schemat:

Cyfrowa symulacja VHDL, obraz 4