Symulacja VHDL w TINA we wszystkich wersjach

Symulacja VHDL w TINA we wszystkich wersjach

VHDL (VHSIC (ang. Very High Speed ​​Integrated Circuits)) Język opisu sprzętu (ang. Hardware Description Language)) jest językiem opisu sprzętu zgodnym ze standardem IEEE, używanym przez projektantów elektronicznych do opisywania i symulowania układów i układów przed wykonaniem.

Wersje TINA 7 i wyższe zawierają teraz potężny cyfrowy silnik symulacji VHDL. Każdy cyfrowy obwód w TINA może być automatycznie konwertowany na kod VHDL i analizowany jako projekt VHDL. Ponadto można analizować szeroki zakres sprzętu dostępnego w VHDL i definiować własne komponenty cyfrowe i sprzęt w VHDL. Ogromną zaletą VHDL jest nie tylko to, że jest to standard IEEE, ale także, że może on być realizowany automatycznie w programowalnych urządzeniach logicznych, takich jak FPGA i CPLD.

TINA może wygenerować syntezowalny kod VHDL wraz z odpowiednim plikiem UCF, jeśli pole wyboru Generuj kod syntezowalny jest ustawione w menu Analiza / Opcje. Utworzone pliki VHD i UCF można zapisać za pomocą polecenia „Utwórz plik VHD i UCF” w menu RCP. Możesz odczytać te pliki za pomocą darmowego narzędzia Webpack Xilinx, wygenerować plik strumienia bitów opisujący implementację projektu, a następnie przesłać go do układów FPGA Xilinx.

Przykład: Następujący obwód jest licznikiem zdefiniowanym w VHDL.
Cyfrowa symulacja VHDL, obraz 1
Uruchamianie symulacji Analysis / Digital VHDL, daje następujący diagram:
Symulacja VHDL, obraz 2
Po dwukrotnym kliknięciu bloku Licznik w TINA i naciśnięciu przycisku Wprowadź makro można zobaczyć kod VHDL definiujący Licznik:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

W TINA możesz zmienić kod VHDL i natychmiast zobaczyć efekt.

Zmień linię Pre_Q <= Pre_Q + 1; powyżej do Pre_Q <= Pre_Q + 2; i zamknij okno dialogowe.

Teraz symulacja analizy / cyfrowego VHDL daje następujący schemat

Możesz także studiować ten obwód w TINA Tryb interaktywny.