3. Junction tranzystor polowy (JFET)
CURRENT - 3. tranzystor polowy łączeniowy (JFET)
POPRZEDNI 2. Półprzewodnik metalowo-tlenkowy FET (MOSFET)
Junction tranzystor polowy (JFET)
MOSFET ma wiele zalet w porównaniu z tranzystorem polowym typu JFET. Warto zauważyć, że rezystancja wejściowa tranzystora MOSFET jest wyższa niż rezystancja JFET. Z tego powodu MOSFET jest wybierany na korzyść JFET dla większości aplikacji. Niemniej jednak JFET jest nadal używany w ograniczonych sytuacjach, szczególnie w przypadku aplikacji analogowych.
Widzieliśmy, że ulepszone tranzystory MOSFET wymagają niezerowego napięcia bramki, aby utworzyć kanał do przewodzenia. Brak prądu nośnika większościowego może przepływać między źródłem a odpływem bez tego zastosowanego napięcia bramki. W przeciwieństwie do tego, JFET kontroluje przewodnictwo prądu większości nośnych w istniejącym kanale między dwoma kontaktami omowymi. Czyni to poprzez zmianę równoważnej pojemności urządzenia.
Chociaż podchodzimy do tranzystorów JFET bez korzystania z wyników uzyskanych wcześniej dla tranzystorów MOSFET, zobaczymy wiele podobieństw w działaniu tych dwóch typów urządzeń. Te podobieństwa podsumowano w Rozdziale 6: „Porównanie MOSFET z JFET”.
Schemat fizycznej struktury JFET pokazano na rysunku 13. Podobnie jak BJT, JFET jest urządzeniem z trzema terminalami. Ma w zasadzie tylko jeden pn skrzyżowanie między bramą a kanałem, a nie dwoma, jak w BJT (chociaż wydaje się, że są dwa pn Złącza pokazane na rysunku 13, są połączone równolegle przez okablowanie zacisków bramki. Mogą być zatem traktowane jako pojedyncze skrzyżowanie).
Połączenia n-kanał JFET, pokazany na rysunku 14 (a), jest skonstruowany przy użyciu paska n-typ materiału z dwoma pmateriały typu rozproszone w pasku, po jednym z każdej strony. The p-kanał JFET ma pasek p-typ materiału z dwoma nmateriały typu rozproszone do paska, jak pokazano na rysunku 13 (b). Rysunek 13 pokazuje również symbole obwodu.
Aby uzyskać wgląd w działanie JFET, połączmy n-kanałowy JFET do zewnętrznego obwodu, jak pokazano na rysunku 14 (a). Dodatnie napięcie zasilania, VDD, jest stosowany do odpływu (jest to analogiczne do VCC napięcie zasilania dla BJT) i źródło jest dołączone do wspólnego (uziemienie). Napięcie zasilania bramy, VGG, jest stosowane do bramy (jest to analogiczne do VBB dla BJT).
Rysunek 13 - fizyczna struktura JFET
VDD zapewnia napięcie dren-źródło, vDS, co powoduje prąd spustowy, iD, aby płynąć z odpływu do źródła. Ponieważ złącze gate-source jest odwrotnie spolaryzowane, wyniki prądu zerowej bramki. Prąd spustowy, iD, który jest równy prądowi źródła, istnieje w kanale otoczonym przez pbrama typu. Napięcie brama-źródło, vGS, co jest równe, tworzy a region wyczerpania w kanale, który zmniejsza szerokość kanału. To z kolei zwiększa opór między drenem a źródłem.
Rysunek 14 - n-kanałowy JFET podłączony do zewnętrznych obwodów
Uważamy operację JFET za pomocą vGS = 0, jak pokazano na rysunku 14 (b). Prąd spustowy, iD, Przez n-kanał z drenażu do źródła powoduje spadek napięcia wzdłuż kanału, z wyższym potencjałem na złączu dren-brama. To dodatnie napięcie na złączu drenaż-brama odwraca odchylenie pn skrzyżowanie i tworzy region wyczerpania, jak pokazuje ciemny zacieniony obszar na rysunku 14 (b). Kiedy się zwiększamy vDS, prąd spustowy, iD, również wzrasta, jak pokazano na rysunku 15.
To działanie skutkuje większym obszarem zubożenia i zwiększoną odpornością kanału między drenem a źródłem. Tak jak vDS jest dalej zwiększany, osiągany jest punkt, w którym obszar wyczerpania odcina cały kanał przy krawędzi spustowej, a prąd spustowy osiąga punkt nasycenia. Jeśli się zwiększymy vDS Poza tym punktem, iD pozostaje stosunkowo stała. Wartość prądu drenu nasyconego z VGS = 0 jest ważnym parametrem. To jest prąd nasycenia dren-źródło, IDSS. Okazało się, że tak jest KVT2 dla trybu wyczerpania MOSFET. Jak widać na rysunku 15, zwiększenie vDS poza tym tak zwanym kanałem uszczypać punkt (-VP, IDSS) powoduje bardzo niewielki wzrost iDi iD-vDS krzywa charakterystyczna staje się prawie płaska (tj. iD pozostaje stosunkowo stała jak vDS jest dalej zwiększany). Odwołaj to VT (teraz oznaczone VP) jest ujemny dla a n-kanałowe urządzenie. Działanie poza punktem zaciśnięcia (w obszarze nasycenia) uzyskuje się, gdy napięcie drenu, VDS, jest większy niż -VP (patrz rysunek 15). Na przykład, powiedzmy VP = -4V, oznacza to, że napięcie drenu, vDS, musi być większy lub równy - (- 4V), aby JFET pozostawał w regionie nasycenia (normalnego działania).
Opis ten wskazuje, że JFET jest urządzeniem typu wyczerpującego. Oczekujemy, że jego charakterystyka będzie podobna do charakterystyki wyczerpujących tranzystorów MOSFET. Istnieje jednak ważny wyjątek: podczas gdy możliwe jest obsługiwanie MOSFET typu wyczerpującego w trybie ulepszania (stosując pozytywny vGS jeśli urządzenie jest n-channel) nie jest to praktyczne w urządzeniu typu JFET. W praktyce maksimum vGS jest ograniczona do około 0.3V od czasu pn- złącze pozostaje zasadniczo odcięte przy tym małym napięciu do przodu.
Rysunek 15 –– iD przeciwko vDS charakterystyczne dla n-kanałowy JFET (VGS = 0V)
Zmienność napięcia 3.1 JFET Gate-To-Source
W poprzedniej części opracowaliśmy iD-vDS charakterystyka z VGS = 0. W tej sekcji uważamy za kompletne iD-vDS charakterystyki dla różnych wartości vGS. Zauważ, że w przypadku BJT krzywe charakterystyczne (iC-vCE) mieć iB jako parametr. FET jest urządzeniem sterowanym napięciem, gdzie vGS robi kontrolowanie. Rysunek 16 pokazuje iD-vDS charakterystyczne krzywe dla obu n-kanał i p-kanałowy JFET.
Rysunek 16-iD-vDS krzywe charakterystyczne dla JFET
Wraz ze wzrostem 
(vGS jest bardziej negatywny dla n-kanał i bardziej pozytywny dla a p-kanał) tworzony jest region wyczerpania, a szczypta jest uzyskiwana dla niższych wartości iD. Stąd dla n-kanałowy JFET z rysunku 16 (a), maksimum iD zmniejsza się z IDSS as vGS jest bardziej negatywny. Jeśli vGS jest dalej zmniejszana (bardziej ujemna), wartość vGS jest osiągany po którym iD będzie zero bez względu na wartość vDS. Ta wartość vGS jest nazywany VGS (OFF)lub napięcie zaciskowe (Vp). Wartość Vp jest ujemny dla n-kanałowy JFET i dodatni dla a p-kanałowy JFET. Vp można porównać do VT dla trybu wyczerpania MOSFET.
Charakterystyka transferu 3.2 JFET
Charakterystyka przenoszenia to wykres prądu spustowego, iD, jako funkcja napięcia dren-źródło, vDSZ vGS równy zestawowi stałych napięć (vGS = -3V, -2, -1V, 0V na rysunku 16 (a)). Charakterystyka przenoszenia jest prawie niezależna od wartości vDS od kiedy JFET osiągnie szczyptę, iD pozostaje stosunkowo stała dla rosnących wartości vDS. Można to zobaczyć z iD-vDS krzywe rysunku 16, gdzie każda krzywa staje się w przybliżeniu płaska dla wartości vDS>Vp.
Na rysunku 17 pokazujemy charakterystyki transferu i iD-vDS cechy dla n-kanałowy JFET. Sporządzamy je wspólnie iD oś, aby pokazać, jak uzyskać jeden od drugiego. Charakterystykę transferu można uzyskać z rozszerzenia iD-vDS krzywe pokazane liniami przerywanymi na rysunku 17. Najbardziej użyteczną metodą wyznaczania charakterystyki przenoszenia w obszarze nasycenia jest zależność (równanie Shockleya):
(16)
Dlatego musimy tylko wiedzieć IDSS i Vp aby określić całą charakterystykę. Karty katalogowe producentów często podają te dwa parametry, aby można było skonstruować charakterystykę przenoszenia. Vp w arkuszu specyfikacji producenta jest pokazany jako VGS (OFF), Należy pamiętać, że iD nasyca (tj. staje się stała) jako vDS przekracza napięcie niezbędne do odcięcia kanału. Można to wyrazić jako równanie dla vDS, sat dla każdy krzywa w następujący sposób:
(17)
As vGS staje się bardziej negatywny, szczypta występuje przy niższych wartościach vDS a prąd nasycenia staje się mniejszy. Użyteczny obszar dla pracy liniowej znajduje się powyżej zacisku i poniżej napięcia przebicia. W tym regionie, iD jest nasycony, a jego wartość zależy od vGS, zgodnie z równaniem (16) lub charakterystyką przenoszenia.
Rysunek 17 - Krzywe charakterystyk transferu JFET
Przeniesienie i iD-vDS krzywe charakterystyczne dla JFET, pokazane na rysunku 17, różnią się od odpowiednich krzywych dla BJT. Krzywe BJT można przedstawić jako równomiernie rozmieszczone dla jednolitych kroków w prądzie bazowym z powodu liniowej zależności między iC i iB. JFET i MOSFET nie mają prądu analogicznego do prądu podstawowego, ponieważ prądy bramki są zerowe. Dlatego jesteśmy zmuszeni pokazać rodzinę krzywych iD vs vDS, a relacje są bardzo nieliniowe.
Druga różnica dotyczy wielkości i kształtu obszaru omowego krzywych charakterystycznych. Przypomnijmy, że używając BJT unikamy operacji nieliniowych, unikając niższego 5% wartości vCE (tj region nasycenia). Widzimy, że szerokość obszaru omowego dla JFET jest funkcją napięcia brama-źródło. Obszar omowy jest dość liniowy, dopóki kolano nie pojawi się blisko szczypania. Ten region nazywa się region omowy ponieważ gdy tranzystor jest używany w tym regionie, zachowuje się jak rezystor omowy, którego wartość jest określona przez wartość vGS. Wraz ze spadkiem wartości napięcia od bramki do źródła zwiększa się szerokość obszaru omowego. Na rysunku 17 zauważamy również, że napięcie przebicia jest funkcją napięcia między bramką a źródłem. W rzeczywistości, aby uzyskać w miarę liniowe wzmocnienie sygnału, musimy wykorzystać tylko stosunkowo mały odcinek tych krzywych - obszar działania liniowego znajduje się w obszarze aktywnym.
As vDS wzrasta od zera, punkt przerwania występuje na każdej krzywej, powyżej której prąd drenu wzrasta bardzo niewiele vDS nadal rośnie. Przy tej wartości napięcia dren-źródło występuje szczypanie. Wartości pinch-off są oznaczone na rysunku 17 i połączone z przerywaną krzywą, która oddziela obszar omowy od aktywnego obszaru. Tak jak vDS kontynuuje wzrost poza szczypanie, osiągany jest punkt, w którym napięcie między drenem a źródłem staje się tak duże, że załamanie lawiny występuje. (Zjawisko to występuje również w diodach i BJT). W punkcie awarii, iD gwałtownie wzrasta przy znikomym wzroście vDS. Ta awaria występuje na końcu drenu złącza kanał-brama. Stąd, gdy napięcie dren-brama, vDG, przekracza napięcie przebicia (BVGDS dla pn skrzyżowanie), lawina występuje [dla vGS = 0 V]. W tym momencie iD-vDS charakterystyka wykazuje szczególny kształt pokazany w prawej części rysunku 17.
Region między napięciem zerwania a awarią lawiny nazywany jest region aktywny, obszar działania wzmacniacza, region nasycenialub region szczypania. Obszar omowy (przed zerwaniem) jest zwykle nazywany region triodowy, ale czasami nazywa się to region sterowany napięciem. JFET działa w obszarze omowym, zarówno gdy wymagany jest rezystor zmienny, jak i w aplikacjach przełączających.
Napięcie przebicia jest funkcją vGS jak również vDS. Wraz ze wzrostem wielkości napięcia między bramką a źródłem (bardziej ujemne dla n-kanał i bardziej pozytywny p-kanał), napięcie przebicia maleje (patrz rysunek 17). Z vGS = Vp, prąd spustowy wynosi zero (z wyjątkiem małego prądu upływu) i vGS = 0, prąd spustowy nasyca się przy wartości,
(18)
IDSS jest nasycenie prąd dren-do-źródła.
Pomiędzy szczyptą a awarią prąd spustowy jest nasycony i nie zmienia się znacząco w funkcji vDS. Po przejściu przez JFET punktu pracy zsunięcia, wartość iD można uzyskać z krzywych charakterystycznych lub z równania
(19)
Dokładniejsza wersja tego równania (biorąc pod uwagę niewielkie nachylenie krzywych charakterystycznych) jest następująca:
(20)
λ jest analogiczny do λ dla MOSFET i 1 /VA dla BJT. Od λ jest mały, zakładamy, że 
. Uzasadnia to pominięcie drugiego czynnika w równaniu i zastosowanie aproksymacji dla polaryzacji i analizy dużych sygnałów.
Natężenie dren-nasycenie-źródło, IDSS, jest funkcją temperatury. Wpływ temperatury na Vp nie są duże. Jednak, IDSS zmniejsza się wraz ze wzrostem temperatury, spadek jest równy 25% dla 100o wzrost temperatury. Występują nawet większe różnice Vp i IDSS z powodu niewielkich różnic w procesie produkcyjnym. Można to zobaczyć, oglądając Dodatek dla 2N3822, gdzie maksimum IDSS jest 10 mA, a minimum to 2 mA.
Prądy i napięcia w tej sekcji przedstawiono dla n-kanałowy JFET. Wartości a p-channel JFET są odwrotnością tych podanych dla n-kanał.
3.3 JFET Small Signal ac Model
Model małego sygnału JFET można wyprowadzić zgodnie z tymi samymi procedurami, które zastosowano w MOSFET. Model opiera się na relacji równania (20). Jeśli weźmiemy pod uwagę tylko ac mamy składową napięć i prądów
(21)
Parametry w równaniu (21) są podane przez pochodne cząstkowe,
(22)
Wynikowy model pokazano na rysunku 18. Należy zauważyć, że model jest identyczny z modelem MOSFET wyprowadzonym wcześniej, z wyjątkiem wartości gm i ro są obliczane przy użyciu różnych formuł. W rzeczywistości formuły są identyczne, jeśli Vp jest zastępowany VT.
Rysunek 18 - model prądu przemiennego JFET o małym sygnale
Aby zaprojektować wzmacniacz JFET, punkt Q dla dc prąd polaryzacji można określić albo graficznie, albo za pomocą analizy obwodu, przyjmując tryb zaciskania tranzystora. The dc prąd polaryzacji w punkcie Q powinien leżeć między 30% a 70% IDSS. To lokalizuje punkt Q w najbardziej liniowym obszarze krzywych charakterystycznych.
Związek pomiędzy iD i vGS można wykreślić na bezwymiarowym wykresie (tj. znormalizowanej krzywej), jak pokazano na rysunku 20.
Pionowa oś tego wykresu to iD/IDSS a oś pozioma to vGS/Vp. Nachylenie krzywej jest gm.
Rozsądną procedurą umiejscowienia wartości spoczynkowej w pobliżu środka liniowego obszaru operacyjnego jest wybranie i. Zwróć uwagę na rysunek 6.20, że znajduje się on w pobliżu środka krzywej. Następnie wybieramy. Daje to szeroki zakres wartości dla vds które utrzymują tranzystor w trybie szczypania.
Rysunek 20 -iD/IDSS przeciwko vGS/Vp
Transkonduktancję możemy znaleźć w punkcie Q albo na podstawie nachylenia krzywej z rysunku 20, albo za pomocą równania (22). Jeśli użyjemy tej procedury, parametr transconductance jest podawany przez,
(23)
Pamiętaj, że ta wartość gm zależy od tego założenia ID jest ustawiony na połowę IDSS i VGS . 0.3Vp. Wartości te zazwyczaj stanowią dobry punkt wyjścia do ustawiania wartości spoczynkowych dla JFET.