Verilog A i AMS Simulation

Verilog A i AMS Simulation

Jump to TINA Main Page & General Information 

Obecnie najczęściej używanym językiem opisującym obwody elektroniczne i modele urządzeń jest język Spice format netlist (1973). Jednakże Spice netlisty są często trudne do odczytania i zrozumienia, a brakuje im wielu funkcjonalności języków programowania, których inżynierowie potrzebowaliby podczas tworzenia modeli i symulacji.

Stosunkowo nowy język Verilog-A (1995) zapewnia alternatywną metodę ze składnią języka C podobną do języka programowania. Tak więc Verilog-A jest odpowiednim następcą SPICE netlisty do opisywania topologii obwodów.

Jeszcze bardziej zaawansowaną metodą opisywania obwodu elektronicznego, zawierającą zarówno elementy analogowe, jak i cyfrowe, jest język Verilog-AMS. Jak zauważyliśmy wcześniej, Verilog-AMS jest pochodną czysto cyfrowego Veriloga rozszerzonego o czysto analogowy Verilog A i interfejs do połączenia części analogowych i cyfrowych.

Większość bibliotek urządzeń TINA znajduje się w Spice format listy sieci. Można jednak już tworzyć i importować modele oraz umieszczać makra TINA w formacie Verilog-A i Verilog-AMS. Możesz znaleźć kilka przykładów języków, modeli urządzeń i obwodów w folderze PrzykładyVerilog A TINA.

Przykład Verilog-AMS:

Następujący obwód zawiera makro cyfrowego przetwornika analogowego (DAC) z szeregowym interfejsem peryferyjnym (SPI) i makro stanowiska testowego, generujące cyfrowy sygnał SPI. Model DAC jest zdefiniowany w Verilog AMS. Co ciekawe, stanowisko testowe po lewej stronie jest napisane w języku VHDL, który jest przykładem mieszania różnych HDL, ale tutaj skoncentrujemy się na makro Verilog AMS po prawej stronie. Ten obwód (DAC VAMS.TSC) znajduje się w folderze EXAMPLESVerilog AMS TINA.

W TINA możesz zobaczyć kod Verilog AMS modelu DAC, jeśli dwukrotnie klikniesz makro DAC i naciśniesz przycisk Enter Macro.

Część kodu jest pokazana poniżej:

Nie przejdziemy do szczegółowej analizy kodu. Chcemy tylko pokazać, że w pierwszej części pokazanej powyżej moduł DA Verilog konwertuje sygnał szeregowy na sygnał analogowy (VOUTA).

Na końcu pokazanego poniżej makra (w TINA można przewijać tam w dół), wywoływany jest moduł DA, a sygnał jest wygładzany przez prosty opamp i filtr RC przy użyciu instrukcji Verilog A. Możesz również zobaczyć definicję kondensatora w poniższym fragmencie kodu.