Simulação de VHDL em TINA incluída em todas as versões
Simulação de VHDL em TINA incluída em todas as versões
- Simulação VHDL-AMS
- Simulação de Verilog
- Simulação Verilog-A e AMS
- Simulação SystemVerilog
- Simulação SystemC
VHDL (Linguagem de Descrição de Hardware VHSIC (Very High Speed Integrated Circuits)) é uma linguagem de descrição de hardware padrão IEEE usada por projetistas eletrônicos para descrever e simular seus chips e sistemas antes da fabricação.
As versões 7 e superior do TINA agora incluem um poderoso mecanismo de simulação digital VHDL. Qualquer circuito digital no TINA pode ser automaticamente convertido em um código VHDL e analisado como um design VHDL. Além disso, você pode analisar a ampla variedade de hardware disponível em VHDL e definir seus próprios componentes e hardware digitais em VHDL. A grande vantagem do VHDL não é apenas o fato de ser um padrão IEEE, mas também pode ser realizado automaticamente em dispositivos lógicos programáveis, como FPGAs e CPLDs.
TINA pode gerar um código VHDL sintetizável junto com o arquivo UCF correspondente se a caixa de seleção Gerar código sintetizável estiver marcada no menu Análise / Opções. Você pode salvar os arquivos VHD e UCF criados com o comando “Criar arquivo VHD e UCF” no menu T&M. Você pode ler esses arquivos com o utilitário gratuito Webpack da Xilinx, gerar o arquivo de fluxo de bits que descreve a implementação do design e, em seguida, enviá-lo para os chips FPGA da Xilinx.
Exemplo: O circuito a seguir é um contador, definido em VHDL.
A análise de execução / simulação de VHDL digital fornece o seguinte diagrama:
Se você clicar duas vezes no bloco Contador no TINA e pressionar o botão Inserir Macro, você poderá ver o código VHDL que define o Contador:
library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
------------------
ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;
------------------
ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );
BEGIN
— behavioral description of the counter
process(clock, clear) begin
if clear = ‘1’ then
Pre_Q <= “0000”;
elsif (clock=’1′ and clock ‘event) then
QA <= Pre_Q(0);
QB <= Pre_Q(1);
QC <= Pre_Q(2);
QD <= Pre_Q(3);
Pre_Q <= Pre_Q + 1;
end if;
end process;
END behv;
No TINA você pode alterar o código VHDL e ver o efeito imediatamente.
Mude a linha Pre_Q <= Pre_Q + 1; acima para Pre_Q <= Pre_Q + 2; e feche a caixa de diálogo.
Agora, a análise / simulação de VHDL digital produz o diagrama a seguir
Você também pode estudar este circuito no TINA Modo Interativo.