Simulação Verilog Digital
Simulação de Circuito Eletrônico Digital Verilog
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O TINA também inclui um poderoso mecanismo de simulação digital Verilog. A vantagem do Verilog em relação ao VHDL é que é mais fácil de aprender e entender, no entanto, existem mais recursos em VHDL.
A TINA pode traduzir os modelos Verilog e outros componentes digitais para o código VHDL sintetizável e, usando o software Webpack da Xilinx, você pode gerar o arquivo de fluxo de bits descrevendo a implementação do projeto e enviá-lo para os chips Xilinx FPGA.
O circuito a seguir compara o mesmo circuito somador completo usando VHDL e Verilog.
A parte esquemática é a mesma, apenas os códigos nas macros são diferentes.
Você pode clicar duas vezes nas macros VHDL ou Verilog e pressionar Enter Macro para ver os detalhes completos e editar o código, se desejar:
As partes essenciais são muito semelhantes:
Verilog | VHDL |
assign S = A ^ B | S <= (A xor B) |
assign C = A & B | C <= (A and B) |
Se executar a Análise de Tempo Digital no menu Análise. O seguinte diagrama será exibido:
Você pode ver que os sinais de saída de ambos os modelos são exatamente os mesmos ..