Simulação Digital VHDL com TINACloud

VHDL (Linguagem de Descrição de Hardware VHSIC (Very High Speed Integrated Circuits)) é uma linguagem de descrição de hardware padrão IEEE usada por projetistas eletrônicos para descrever e simular seus chips e sistemas antes da fabricação.

O TINACloud agora inclui um poderoso mecanismo de simulação digital VHDL. Qualquer circuito digital no TINACloud pode ser convertido automaticamente em um código VHDL e analisado como um design VHDL. Além disso, você pode analisar a ampla gama de hardware disponível em VHDL e definir seus próprios componentes e hardware digitais em VHDL. A grande vantagem do VHDL não é apenas um padrão IEEE, mas também que pode ser realizado automaticamente em dispositivos lógicos programáveis, como FPGAs e CPLDs.

O TINACloud pode gerar um código VHDL sintetizável junto com o arquivo UCF correspondente se a caixa de seleção Gerar código sintetizável estiver marcada no menu Análise / Opções. Você pode salvar os arquivos VHD e UCF criados com o comando “Criar arquivo VHD e UCF” no menu T&M. Você pode ler esses arquivos com o utilitário gratuito Webpack da Xilinx, gerar o arquivo de fluxo de bits que descreve a implementação do design e, em seguida, enviá-lo para os chips FPGA da Xilinx.

Exemplo: O circuito a seguir é um contador, definido em VHDL.

Execute a simulação on-line com o TINACloud clicando na imagem

A análise de execução / simulação de VHDL digital fornece o seguinte diagrama:

Se você clicar no bloco “Contador” e na linha HDL pressionar o botão… você poderá ver o código VHDL definindo o Contador

library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_arith.all; -------------------------------------------------- - O contador de ENTITY é a porta (clock: em std_logic; limpar: em std_logic; QA, QB, QC, QD: fora std_logic); Contador END; -------------------------------------------------- - ARQUITETURA por trás do contador é o sinal Pre_Q: unsigned (3 downto 0); BEGIN - descrição comportamental do processo do contador (clock, clear) começa se clear = '1' then Pre_Q <= "0000"; elsif (clock = '1' e clock'event) then QA <= Pre_Q (0); QB <= Pré_Q (1); QC <= Pré_Q (2); QD <= Pré_Q (3); Pre_Q <= Pre_Q + 1; fim se; fim do processo; END behv;

No TINA você pode alterar o código VHDL e ver o efeito imediatamente.

Mude a linha Pre_Q <= Pre_Q + 1; acima para Pre_Q <= Pre_Q + 2; e feche a caixa de diálogo.