10. Projeto do amplificador FET
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Projeto do amplificador FET
Nós agora exploramos a extensão da análise do amplificador FET apresentada anteriormente neste capítulo para o projeto de amplificadores FET. Vamos tentar definir as incógnitas no problema de projeto e, em seguida, desenvolver equações para resolver essas incógnitas. Como na maioria dos projetos eletrônicos, o número de equações será menor que o número de incógnitas. As restrições adicionais são estabelecidas para atender a determinados objetivos gerais (por exemplo, custo mínimo, menor variação de desempenho devido a alterações de parâmetros).
10.1 O amplificador CS
O procedimento de projeto de um amplificador CS é apresentado nesta seção. Reduziremos o JFET e o projeto do amplificador de MOSFET de esgotamento para um procedimento organizado. Embora isso possa parecer
Para reduzir o design a um processo muito rotineiro, você deve se convencer de que entende a origem de cada etapa, já que diversas variações podem ser necessárias posteriormente. Se tudo o que você faz para projetar um amplificador CS é “conectar” impensadamente às etapas que apresentamos, você está perdendo todo o ponto desta discussão. Como engenheiro, você está procurando fazer coisas que são não rotina. Reduzir a teoria para uma abordagem organizada é o que você estará fazendo. Você não aplicará simplesmente as abordagens que os outros já fizeram para você.
Os amplificadores são projetados para atender aos requisitos de ganho, assumindo que as especificações desejadas estão dentro da faixa do transistor. A tensão de alimentação, resistência de carga, ganho de tensão e resistência de entrada (ou ganho de corrente) são normalmente especificados. O trabalho do designer é selecionar os valores de resistência R1, R2, RD e RS. Consulte a Figura 40 ao seguir as etapas do procedimento. Este procedimento pressupõe que um dispositivo foi selecionado e que suas características são conhecidas.
Figura 40 JFET CS amplificador
Primeiro, selecione um ponto Q na região de saturação das curvas características FET. Consulte as curvas da Figura 40 (b) para um exemplo. Isso identifica VDSQ, VGSQ e IDQ.
Agora resolvemos os dois resistores no loop de saída, RS e RD. Como existem duas incógnitas, precisamos de duas equações independentes. Começamos escrevendo o dc Equação KVL ao redor do loop fonte de dreno,
(58)
Resolvendo a soma dos dois resistores
(59)
(60)
A resistência, RD, é o único desconhecido nesta equação. Resolvendo para RD resulta em uma equação quadrática com duas soluções, uma negativa e uma positiva. Se a solução positiva resultar em RD > K1, implicando assim um negativo RS, um novo Q-point deve ser selecionado (ou seja, reinicie o design). Se a solução positiva produzir RD < K1podemos prosseguir.
Agora que RD é conhecido, nós resolvemos RS usando Equação (59), a equação de loop de dreno para fonte.
(61)
Com o RD e RS conhecido, precisamos apenas encontrar R1 e R2.
Começamos por reescrever a equação KVL para o loop gate-source.
(62)
A tensão, VGS, é de polaridade oposta de VDD. Assim, o termo IDQRS deve ser superior a VGSQ em magnitude. De outra forma, VGG terá a polaridade oposta de VDD, o que não é possível de acordo com a Equação (62).
Nós agora resolvemos R1 e R2 assumindo que o VGG encontrado tem o mesma polaridade as VDD. Estes valores de resistência são selecionados encontrando o valor de RG da equação de ganho de corrente ou da resistência de entrada. Nós resolvemos para R1 e R2.
(63)
Suponha agora que a equação (62) resulta em um VGG que tem o polaridade oposta of VDD. Não é possível resolver R1 e R2. A maneira prática de proceder é deixar VGG = 0 V. Assim, 
. Desde VGG é especificado pela Equação (62), o valor previamente calculado de RS agora precisa ser modificado.
Figura 41 - amplificador CS
Na Figura 41, onde um capacitor é usado para ignorar uma parte do RS, desenvolvemos o novo valor de RS como se segue:
(64)
O valor de Rndc is RS1 + RS2 e o valor de RSaco is RS1.
Agora que temos um novo Rndc, devemos repetir várias etapas anteriores no design. Mais uma vez determinamos RD usando KVL para o loop dreno-a-fonte.
(65)
O problema de design agora se torna um de calcular ambos RS1 e RS2 em vez de encontrar apenas um resistor de origem.
Com um novo valor para RD of K1 - Rndc, vamos para a expressão de ganho de tensão da Equação (60) com RSaco usado para isso ac equação em vez de RS. As seguintes etapas adicionais devem ser adicionadas ao procedimento de design:
Nós achamos RSaco (o que é simplesmente RS1) da equação de ganho de tensão
(66)
RSaco é o único desconhecido nesta equação. Resolvendo isso, encontramos
(67)
Suponha agora que RSaco é considerado positivo, mas menor que Rndc. Esta é a condição desejável desde
(68)
Então nosso design está completo e
(69)
Suponha que RSaco é encontrado para ser positivo, mas maior do que Rndc. O amplificador não pode ser projetado com o ganho de tensão e o ponto Q como selecionado. Um novo Q-point deve ser selecionado. Se o ganho de tensão for muito alto, pode não ser possível efetuar o design com qualquer ponto Q. Um transistor diferente pode ser necessário ou o uso de dois estágios separados pode ser necessário.
10.2 O amplificador de CD
Apresentamos agora o procedimento de projeto para o amplificador CD JFET. As seguintes quantidades são especificadas: ganho de corrente, resistência de carga e VDD. A resistência de entrada pode ser especificada em vez do ganho de corrente. Consulte o circuito da Figura 39 ao estudar o procedimento a seguir. Mais uma vez, lembramos que o processo de reduzir a teoria a um conjunto de etapas é a parte importante desta discussão - não as etapas reais.
Primeiro selecione um ponto Q no centro das curvas características do FET com o auxílio da Figura 20 (“Capítulo 3: Transistor de efeito de campo de junção (JFET)”). Esta etapa determina VDSQ, VGSQ, IDQ e gm.
Podemos resolver para o resistor conectado à fonte, escrevendo o dc Equação de KVL ao redor do loop dreno a fonte.
(70)
a partir do qual encontramos o dc valor de RS,
(71)
Em seguida, encontramos o ac valor de resistência, RSaco, a partir da equação de ganho de corrente reorganizada, Equação (55).
(72)
onde RG = Rin. Se a resistência de entrada não for especificada, deixe RSaco = Rndc e calcule a resistência de entrada da Equação (72). Se a resistência de entrada não for alta o suficiente, pode ser necessário alterar a localização do ponto Q.
If Rin é especificado, é necessário calcular RSaco da equação (72). Em tais casos, RSaco é diferente de Rndc, então ignoramos parte do RS com um capacitor.
Agora voltamos nossa atenção para o circuito de polarização de entrada. Nós determinamos VGG usando a equação,
(73)
Nenhuma inversão de fase é produzida em um amplificador FET seguidor de fonte e VGG é normalmente da mesma polaridade da tensão de alimentação.
Agora que VGG é conhecido, determinamos os valores de R1 e R2 do equivalente de Thevenin do circuito de polarização
(74)
Geralmente, há uma corrente de dreno suficiente em um SF para desenvolver a tensão de polaridade oposta necessária para compensar as tensões negativas exigidas pelo gate do JFET. Portanto, a polarização de divisão de tensão normal pode ser usada.
Figura 44 - amplificador de CD com parte do RS ignorada
Voltamos agora ao problema de especificar a resistência de entrada. Podemos supor que parte do RS é ignorada, como na Figura 44, que leva a diferentes valores de RSaco e Rndc. Nós usamos Equation (71) para resolver Rndc. Em seguida, deixamos RG igual ao valor especificado de Rine use Equation (72) para resolver RSaco.
Se o RSaco calculado acima é menor do que Rndc, o design é realizado ignorando RS2 com um capacitor. Lembre-se disso RSaco = RS1 e Rndc = RS1 + RS2. Se por outro lado, RSaco é maior que Rndc, o ponto Q deve ser movido para um local diferente. Nós selecionamos um menor VDS causando assim maior tensão a ser descartada RS1 + RS2, que faz Rndc maior. E se VDS não pode ser reduzido o suficiente para fazer Rndc maior que RSaco, então o amplificador não pode ser projetado com o ganho de corrente dado, Rine tipo FET. Uma dessas três especificações deve ser alterada ou um segundo estágio de amplificador deve ser usado para fornecer o ganho necessário.
10.3 O Amplificador SF Bootstrap
Examinamos agora uma variação do amplificador de CD conhecido como Amplificador FET de boot SF (ou CD). Este circuito é um caso especial do SF chamado de circuito de bootstrap e é ilustrado na Figura 45.
Aqui, o viés é desenvolvido em apenas uma parte do resistor de origem. Isso reduz a necessidade de um desvio do capacitor através de parte do resistor de origem e, assim, atinge uma resistência de entrada muito maior do que normalmente pode ser obtida. Este projeto nos permite aproveitar as características de alta impedância do FET sem usar um alto valor de resistor de porta, RG.
O circuito equivalente da Figura 46 é usado para avaliar a operação do circuito
Figura 45 - Seguidor de origem do Bootstrap
Nós assumimos que iin é suficientemente pequeno para aproximar a corrente RS2 as i1. A tensão de saída é então encontrada
(75)
onde
(76)
Se a suposição sobre iin não é válido, é substituído pela expressão
(77)
Uma equação KVL nos rendimentos de entrada vin como se segue:
(78)
O atual, i1, é encontrado em um relacionamento de divisor atual,
(79)
Combinando rendimentos de equações (79) e (78),
(80)
Uma segunda equação para vin é desenvolvido em torno do loop através RG e RS2 do seguinte modo.
(81)
Nós eliminamos vin definindo Equação (80) igual a Equação (81) e resolver iin obter
(82)
A resistência de entrada, Rin = vin/iin, é encontrado dividindo a Equação (81) pela Equação (82) com o resultado,
(83)
RG é o único desconhecido nesta equação, então podemos resolver para obter,
(84)
O ganho atual é
(85)
Podemos agora usar as equações derivadas anteriormente junto com a observação de que RS - RS2 = RS1 a fim de resolver o ganho atual.
(86)
O ganho de tensão é
(87)
Note que o denominador na Equação (84) é maior que o numerador, mostrando assim que RG <(Rin-RS2). Isso prova que uma grande resistência de entrada pode ser obtida sem a mesma ordem de tamanho RG.
