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• Simulação de Verilog
• Simulação Verilog-A e AMS
• Simulação de VHDL
• Simulação VHDL-AMS
• Simulação SystemC

SystemVerilog é uma extensão da linguagem de descrição de hardware Verilog, também incluída no TINA.
No TINA, o SystemVerilog é traduzido automaticamente para o SystemC, que pode ser compilado com o MS Visual Studio, fornecendo um código muito rápido e otimizado. Você pode encontrar vários exemplos de circuitos na pasta Example\HDL\SystemVerilog do TINA.

Exemplo de SystemVerilog: