Simulare digitală VHDL cu TINACloud

VHDL (VHSIC (Circuite integrate de mare viteză) Descrierea hardware a limbii) este o limbă de descriere a hardware-ului IEEE standard folosită de designerii electronici pentru a descrie și a simula cipurile și sistemele lor înainte de fabricare.

TINACloud include acum un puternic motor digital de simulare VHDL. Orice circuit digital din TINACloud poate fi convertit automat un cod VHDL și analizat ca un design VHDL. În plus, puteți analiza gama variată de hardware disponibil în VHDL și puteți defini propriile componente digitale și hardware în VHDL. Marele avantaj al VHDL este nu numai că este un standard IEEE, ci și că poate fi realizat automat în dispozitive logice programabile precum FPGA și CPLD.

TINACloud poate genera un cod VHDL sintetizabil împreună cu fișierul UCF corespunzător dacă caseta de selectare Generare cod sintetizabil este setată în meniul Analiză / Opțiuni. Puteți salva fișierele VHD și UCF create cu comanda „Create VHD & UCF File” din meniul T&M. Puteți citi aceste fișiere cu utilitarul gratuit Webpack al Xilinx, puteți genera fișierul de flux de biți care descrie implementarea proiectului și apoi îl puteți încărca pe cipurile Xilinx FPGA.

Exemplu: Următorul circuit este un contor definit în VHDL.

Rulați simularea online cu TINACloud făcând clic pe imagine

Rularea analizei / Simularea digitală VHDL, oferă următoarea diagramă:

Dacă faceți clic pe blocul „Contor” și în linia HDL apăsați butonul… puteți vedea codul VHDL care definește Contorul

biblioteca ieee; utilizați ieee.std_logic_1164.all; utilizați ieee.std_logic_arith.all; -------------------------------------------------- - Contorul ENTITY este port (ceas: în std_logic; clar: în std_logic; QA, QB, QC, QD: out std_logic); Contor END; -------------------------------------------------- - ARHITECTURA behv a contorului este semnalul Pre_Q: nesemnat (3 până la 0); BEGIN - descrierea comportamentală a procesului contorului (ceas, clear) începe dacă clear = '1', apoi Pre_Q <= "0000"; elsif (clock = '1' and clock'event) apoi QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; incheie daca; sfarsitul procesului; END behv;

În TINA puteți modifica codul VHDL și puteți vedea efectul imediat.

Modificați linia Pre_Q <= Pre_Q + 1; de mai sus la Pre_Q <= Pre_Q + 2; și închideți dialogul.