Simulare digitală Verilog

Simularea circuitelor electronice Verilog

Jump to TINA Main Page & General Information

TINA include de asemenea un puternic motor de simulare Verilog digital. Avantajul Verilog comparativ cu VHDL este că este mai ușor de învățat și de înțeles, cu toate acestea, există mai multe caracteristici în VHDL.

TINA poate traduce modelele Verilog și celelalte componente digitale la codul VHDL sintetizabil și, folosind software-ul Webpack al Xilinx, puteți genera fișierul de flux bit care descrie implementarea designului și apoi îl încărcați în cipuri Xilinx FPGA.

Următorul circuit compară acelasi circuit complet de adder folosind VHDL și Verilog.

Partea schematică este aceeași, numai codurile din macrocomenzi sunt diferite.

Puteți face dublu clic pe macrocomenzile VHDL sau Verilog și apăsați Enter Macro pentru a vedea detaliile complete și pentru a edita codul dacă doriți:

Elementele esențiale sunt foarte asemănătoare:

Verilog	VHDL
assign S = A ^ B	S <= (A xor B)
assign C = A & B	C <= (A and B)

Dacă executați Analiza digitală a temporizării din meniul Analiză. Se va afișa următoarea diagramă:

Puteți vedea că semnalele de ieșire din ambele modele sunt exact aceleași.