Simularea VHDL în TINA inclusă în toate versiunile

Salt la pagina principală TINA și informații generale

VHDL (VHSIC (Circuite integrate de mare viteză) Descrierea hardware a limbii) este o limbă de descriere a hardware-ului IEEE standard folosită de designerii electronici pentru a descrie și a simula cipurile și sistemele lor înainte de fabricare.

Versiunile TINA 7 și superioare includ acum un puternic motor de simulare VHDL digital. Orice circuit digital din TINA poate fi transformat automat într-un cod VHDL și analizat ca un design VHDL. În plus, puteți analiza gama largă de hardware disponibile în VHDL și puteți defini propriile componente digitale și hardware în VHDL. Marele avantaj al VHDL este nu numai că este un standard IEEE, dar poate fi realizat automat și în dispozitive logice programabile, cum ar fi FPGA și CPLD.

TINA poate genera un cod VHDL sintetizabil împreună cu fișierul UCF corespunzător dacă caseta de selectare Generare cod sintetizabil este setată în meniul Analiză / Opțiuni. Puteți salva fișierele VHD și UCF create cu comanda „Creați fișier VHD & UCF” din meniul T&M. Puteți citi aceste fișiere cu utilitarul gratuit Webpack al Xilinx, puteți genera fișierul de flux de biți care descrie implementarea proiectului și apoi îl puteți încărca pe cipurile Xilinx FPGA.

Exemplu: Următorul circuit este un contor definit în VHDL.

Rularea analizei / Simularea digitală VHDL, oferă următoarea diagramă:

Dacă faceți dublu clic pe blocul Counter în TINA și apăsați butonul Enter macro puteți vedea codul VHDL care definește Counter-ul:

library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN
— behavioral description of the counter
   process(clock, clear) begin
     if clear = ‘1’ then
       Pre_Q <= “0000”;
     elsif (clock=’1′ and clock ‘event) then
       QA <= Pre_Q(0);
       QB <= Pre_Q(1);
       QC <= Pre_Q(2);
       QD <= Pre_Q(3);
       Pre_Q <= Pre_Q + 1;
     end if;
   end process;
END behv;