Simulare digitală VHDL cu TINACloud

VHDL (VHSIC (Circuite integrate de mare viteză) Descrierea hardware a limbii) este o limbă de descriere a hardware-ului IEEE standard folosită de designerii electronici pentru a descrie și a simula cipurile și sistemele lor înainte de fabricare.

TINACloud include acum un puternic motor de simulare VHDL digital. Orice circuit digital din TINACloud poate fi convertit automat un cod VHDL și analizat ca un design VHDL. În plus, puteți analiza gama largă de hardware disponibile în VHDL și puteți defini propriile componente digitale și hardware în VHDL. Marele avantaj al VHDL este nu numai că este un standard IEEE, dar poate fi realizat automat și în dispozitive logice programabile, cum ar fi FPGA și CPLD.

TINACloud poate genera un cod VHDL sintetizabil împreună cu fișierul UCF corespunzător dacă caseta de selectare Generate synthesizable code este setată în meniul Analysis / Options (Analiză / Opțiuni). Puteți salva fișierele create VHD și UCF cu comanda "Creați fișiere VHD & UCF" din meniul T & M. Puteți citi aceste fișiere cu Webpack-ul gratuit al utilitarului Xilinx, generați fișierul bit-stream care descrie implementarea designului și apoi încărcați-l în jetoane Xilinx FPGA.

Exemplu: Următorul circuit este un contor definit în VHDL.

Rulați simularea online cu TINACloud făcând clic pe imagine

Rularea analizei / Simularea digitală VHDL, oferă următoarea diagramă:

Simulare digitală VHDL, imagine 3

Dacă faceți clic pe blocul "Counter" și în linia HDL apăsați butonul ... puteți vedea codul VHDL care definește Counter

biblioteca ieee; folosiți ieee.std_logic_1164.all; folosiți ieee.std_logic_arith.all; -------------------------------------------------- - contorul ENTITY este port (ceas: în std_logic; clar: în std_logic; QA, QB, QC, QD: out std_logic); END contor; -------------------------------------------------- - comportamentul arhitecturii contorului este semnal Pre_Q: unsigned (3 downto 0); BEGIN - descrierea comportamentală a procesului contra (ceas, clar) începe dacă este clar = '1' apoi Pre_Q <= "0000"; elsif (ceas = '1' și clock'event) apoi QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; sfârșit dacă; sfarsitul procesului; END behv; 

În TINA puteți modifica codul VHDL și puteți vedea efectul imediat.

Modificați linia Pre_Q <= Pre_Q + 1; de mai sus la Pre_Q <= Pre_Q + 2; și închideți dialogul.

Acum, analiza / Simularea digitală VHDL oferă următoarea diagramă:

Simulare digitală vhdl, imagine 4