Simulare digitală VHDL cu TINACloud

VHDL (VHSIC (Circuite integrate de mare viteză) Descrierea hardware a limbii) este o limbă de descriere a hardware-ului IEEE standard folosită de designerii electronici pentru a descrie și a simula cipurile și sistemele lor înainte de fabricare.

TINACloud now include a powerful digital VHDL simulation engine. Any digital circuit in TINACloud can be automatically converted a VHDL code and analyzed as a VHDL design. In addition, you can analyze the wide range of hardware available in VHDL and define your own digital components and hardware in VHDL. The great advantage of VHDL is not only that it is a IEEE standard, but also that can be realized automatically in programmable logic devices such as FPGAs and CPLDs.

TINACloud can generate a synthesizable VHDL code along with the corresponding UCF file if the Generate synthesizable code checkbox is set in the Analysis/Options menu. You can save the created VHD and UCF files with the “Create VHD & UCF File” command in the T&M menu. You can read these files with Xilinx’s free utility Webpack, generate the bit-stream file describing the implementation of the design and then upload it to Xilinx FPGA chips.

Exemplu: Următorul circuit este un contor definit în VHDL.

Rulați simularea online cu TINACloud făcând clic pe imagine

Rularea analizei / Simularea digitală VHDL, oferă următoarea diagramă:

If you click the “Counter” block and in the HDL line press the … button you can see the VHDL code defining the Counter

biblioteca ieee; utilizați ieee.std_logic_1164.all; utilizați ieee.std_logic_arith.all; -------------------------------------------------- - Contorul ENTITY este port (ceas: în std_logic; clar: în std_logic; QA, QB, QC, QD: out std_logic); Contor END; -------------------------------------------------- - ARHITECTURA behv a contorului este semnalul Pre_Q: nesemnat (3 până la 0); BEGIN - descrierea comportamentală a procesului contorului (ceas, clear) începe dacă clear = '1', apoi Pre_Q <= "0000"; elsif (clock = '1' and clock'event) apoi QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; incheie daca; sfarsitul procesului; END behv;

În TINA puteți modifica codul VHDL și puteți vedea efectul imediat.

Modificați linia Pre_Q <= Pre_Q + 1; de mai sus la Pre_Q <= Pre_Q + 2; și închideți dialogul.