Simularea VHDL în TINA inclusă în toate versiunile

Simularea VHDL în TINA inclusă în toate versiunile

VHDL (VHSIC (Circuite integrate de mare viteză) Descrierea hardware a limbii) este o limbă de descriere a hardware-ului IEEE standard folosită de designerii electronici pentru a descrie și a simula cipurile și sistemele lor înainte de fabricare.

Versiunile TINA 7 și superioare includ acum un puternic motor de simulare VHDL digital. Orice circuit digital din TINA poate fi transformat automat într-un cod VHDL și analizat ca un design VHDL. În plus, puteți analiza gama largă de hardware disponibile în VHDL și puteți defini propriile componente digitale și hardware în VHDL. Marele avantaj al VHDL este nu numai că este un standard IEEE, dar poate fi realizat automat și în dispozitive logice programabile, cum ar fi FPGA și CPLD.

TINA poate genera un cod VHDL sintetizabil împreună cu fișierul UCF corespunzător dacă caseta de selectare Generate synthesizable code este setată în meniul Analysis / Options (Analiză / Opțiuni). Puteți salva fișierele create VHD și UCF cu comanda "Creați fișiere VHD & UCF" din meniul T & M. Puteți citi aceste fișiere cu Webpack-ul gratuit al utilitarului Xilinx, generați fișierul bit-stream care descrie implementarea designului și apoi încărcați-l în jetoane Xilinx FPGA.

Exemplu: Următorul circuit este un contor definit în VHDL.
Simulare digitală VHDL, imagine 1
Rularea analizei / Simularea digitală VHDL, oferă următoarea diagramă:
Simulare VHDL, imagine 2
Dacă faceți dublu clic pe blocul Counter în TINA și apăsați butonul Enter macro puteți vedea codul VHDL care definește Counter-ul:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

În TINA puteți modifica codul VHDL și puteți vedea efectul imediat.

Modificați linia Pre_Q <= Pre_Q + 1; de mai sus la Pre_Q <= Pre_Q + 2; și închideți dialogul.

Acum, analiza / simularea digitală VHDL oferă următoarea diagramă

De asemenea, puteți studia acest circuit în TINA Mod interactiv.