Цифровое моделирование Verilog

Цифровое моделирование электронных схем Verilog

Jump to TINA Main Page & General Information

TINA также включает в себя мощный цифровой механизм моделирования Verilog. Преимущество Verilog по сравнению с VHDL в том, что его легче изучать и понимать, однако в VHDL больше возможностей.

TINA может преобразовать модели Verilog и другие цифровые компоненты в синтезируемый код VHDL, а с помощью программного обеспечения Xilinx Webpack вы можете сгенерировать файл потока битов, описывающий реализацию проекта, а затем загрузить его в микросхемы FPGA Xilinx.

Следующая схема сравнивает ту же схему с полным сумматором, используя VHDL и Verilog.

Цифровое моделирование Verilog, изображение 1

Схематическая часть та же самая, только коды в макросах разные.

Вы можете дважды щелкнуть по макросам VHDL или Verilog и нажать Enter Macro, чтобы просмотреть полную информацию и отредактировать код, если хотите:

Основные части очень похожи:

Verilog	VHDL
assign S = A ^ B	S <= (A xor B)
assign C = A & B	C <= (A and B)

Если запустить цифровой анализ синхронизации из меню анализа. Появится следующая диаграмма:

Вы можете видеть, что выходные сигналы от обеих моделей абсолютно одинаковы.