VHDL Simulation в TINA включен во все версии

VHDL Simulation в TINA включен во все версии

VHDL (язык описания аппаратных средств VHSIC (очень высокоскоростных интегральных схем)) - это стандарт IEEE-языка описания аппаратного обеспечения, используемый электронными дизайнерами для описания и моделирования своих микросхем и систем до их изготовления.

Версии TINA 7 и выше теперь включают мощный цифровой механизм моделирования VHDL. Любая цифровая схема в TINA может быть автоматически преобразована в код VHDL и проанализирована как схема VHDL. Кроме того, вы можете анализировать широкий спектр оборудования, доступного в VHDL, и определять свои собственные цифровые компоненты и оборудование в VHDL. Большое преимущество VHDL состоит не только в том, что это стандарт IEEE, но также в том, что оно может быть реализовано автоматически в программируемых логических устройствах, таких как FPGA и CPLD.

TINA может генерировать синтезируемый код VHDL вместе с соответствующим файлом UCF, если в меню «Анализ / Опции» установлен флажок «Создать синтезируемый код». Вы можете сохранить созданные файлы VHD и UCF с помощью команды «Создать файл VHD & UCF» в меню T & M. Вы можете прочитать эти файлы с помощью бесплатной утилиты Xilinx Webpack, сгенерировать файл потока битов, описывающий реализацию проекта, а затем загрузить его в микросхемы Xilinx FPGA.

Пример: следующая схема является счетчиком, определенным в VHDL.
Цифровое моделирование VHDL, изображение 1
Выполнение анализа / цифрового моделирования VHDL дает следующую диаграмму:
VHDL Simulation, изображение 2
Если дважды щелкнуть блок счетчика в TINA и нажать кнопку «Ввод макроса», вы увидите код VHDL, определяющий счетчик:

library ieee;use ieee.std_logic_1164.all; 
use ieee.std_logic_arith.all;

------------------

ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;

------------------

ARCHITECTURE behv of counter is 
signal Pre_Q: unsigned( 3 downto 0 );

BEGIN 
— behavioral description of the counter 
   process(clock, clear) begin 
     if clear = ‘1’ then 
       Pre_Q <= “0000”; 
     elsif (clock=’1′ and clock ‘event) then 
       QA <= Pre_Q(0); 
       QB <= Pre_Q(1); 
       QC <= Pre_Q(2); 
       QD <= Pre_Q(3); 
       Pre_Q <= Pre_Q + 1; 
     end if; 
   end process; 
END behv;

В TINA вы можете изменить код VHDL и сразу увидеть эффект.

Изменить строку Pre_Q <= Pre_Q + 1; выше, чтобы Pre_Q <= Pre_Q + 2; и закройте диалог.

Теперь анализ / цифровое моделирование VHDL дает следующую диаграмму

Вы также можете изучить эту схему в TINA Интерактивный режим.