3. Соединительный полевой транзистор (JFET)
ТОК - 3. Переходный полевой транзистор (JFET)
ПРЕДЫДУЩАЯ - 2. Металлооксидный полупроводник FET (MOSFET)
Соединительный полевой транзистор (JFET)
МОП-транзистор имеет ряд преимуществ по сравнению с полевым транзистором (JFET). Примечательно, что входное сопротивление MOSFET выше, чем у JFET. По этой причине MOSFET выбран в пользу JFET для большинства приложений. Тем не менее, JFET все еще используется в ограниченных ситуациях, особенно для аналоговых приложений.
Мы видели, что для полевых МОП-транзисторов требуется ненулевое напряжение затвора, чтобы сформировать канал для проводимости. Ток основной несущей не может протекать между истоком и стоком без этого приложенного напряжения затвора. Напротив, JFET контролирует проводимость тока основной несущей в существующем канале между двумя омическими контактами. Это достигается путем изменения эквивалентной емкости устройства.
Хотя мы подошли к JFET без использования результатов, полученных ранее для MOSFET, мы увидим много общего в работе этих двух типов устройств. Эти сходства суммированы в Разделе 6: «Сравнение MOSFET и JFET».
Схема для физической структуры JFET показана на рисунке 13. Как и BJT, JFET представляет собой устройство с тремя терминалами. В основном только один pn соединение между воротами и каналом, а не два, как в BJT (хотя, кажется, есть два pn соединения, показанные на рисунке 13, соединяются параллельно, соединяя клеммы затвора вместе. Таким образом, они могут рассматриваться как одно соединение).
Ассоциация n-канал JFET, показанный на рисунке 14 (a), построен с использованием полосы nтип материала с двумя pматериалы, рассредоточенные по полосе, по одному с каждой стороны. p-канал JFET имеет полосу pтип материала с двумя nматериалы типа рассеялись в полосе, как показано на рисунке 13 (б). На рисунке 13 также показаны символы схемы.
Чтобы получить представление о работе JFET, давайте подключим n-канал JFET во внешнюю цепь, как показано на рисунке 14 (a). Положительное напряжение питания, VDD, применяется к стоку (это аналогично VCC напряжение питания для BJT), а источник подключен к общему (заземление). Напряжение питания затвора, VGG, применяется к воротам (это аналогично VBB для БЮТ).
Рисунок 13-Физическая структура JFET
VDD обеспечивает напряжение сток-исток, vDS, что вызывает ток утечки, iD, чтобы течь от стока к источнику. Поскольку соединение затвор-исток имеет обратное смещение, получается нулевой ток затвора. Ток утечки, iD, равный току источника, существует в канале, окруженном pворота Напряжение затвор-источник, vGS, который равен, создает область истощения в канале, который уменьшает ширину канала. Это, в свою очередь, увеличивает сопротивление между стоком и истоком.
Рисунок 14 - n-канальный JFET, подключенный к внешней схеме.
Рассмотрим работу JFET с vGS = 0, как показано на рисунке 14 (b). Ток утечки, iD, сквозь n-канал от стока до источника вызывает падение напряжения вдоль канала, с более высоким потенциалом в соединении сток-затвор. Это положительное напряжение на обратном смещении затвора pn соединение и создает область истощения, как показано темной заштрихованной областью на рисунке 14 (b). Когда мы увеличиваем vDSток утечки, iDтакже увеличивается, как показано на рисунке 15.
Это действие приводит к увеличению области истощения и увеличению сопротивления канала между стоком и истоком. Как vDS увеличивается, достигается точка, в которой область истощения отсекает весь канал на границе стока, и ток стока достигает своей точки насыщения. Если мы увеличим vDS за этой точкой, iD остается относительно постоянным. Значение насыщенного тока стока с VGS = 0 является важным параметром. Это ток насыщения сток-исток, IDSS, Мы нашли это KVT2 для режима истощения MOSFET. Как видно из рисунка 15, увеличение vDS за пределами этого так называемого канала отщипнуть точка (-VP, IDSS) вызывает очень небольшое увеличение iD, и iD-vDS Характеристическая кривая становится почти плоской (т.е. iD остается относительно постоянным, так как vDS далее увеличивается). Напомним, что VT (сейчас обозначено VP) отрицательно для nустройство Работа за пределами точки отсечки (в области насыщения) получается, когда напряжение стока, VDS, больше, чем -VP (см. рисунок 15). В качестве примера, скажем VP = -4V, это означает, что напряжение стока, vDS, должен быть больше или равен - (- 4V), чтобы JFET оставался в области насыщения (нормальной работы).
Это описание указывает, что JFET является устройством типа истощения. Мы ожидаем, что его характеристики будут аналогичны характеристикам истощающих МОП-транзисторов. Однако есть важное исключение: хотя МОП-транзистор типа обеднения можно эксплуатировать в режиме улучшения (применяя положительный vGS если устройство n-канал) это не практично в устройстве типа JFET. На практике максимум vGS ограничено примерно 0.3V, так как pnПри этом небольшом прямом напряжении соединение остается практически обрезанным.
Рисунок 15 –– iD против vDS характерно для n-канал JFET (VGS = 0V)
Изменение напряжения на затворе 3.1 JFET
В предыдущем разделе мы разработали iD-vDS характеристическая кривая с VGS = 0. В этом разделе мы рассмотрим полный iD-vDS характеристики для различных значений vGS, Обратите внимание, что в случае BJT характерные кривые (iC-vCE) иметь iB в качестве параметра. FET - это устройство с управлением по напряжению, в котором vGS контролирует Рисунок 16 показывает iD-vDS характеристические кривые для обоих n-канал и pканал JFET.
Рисунок 16-iD-vDS характеристические кривые для JFET
По мере увеличения 
(vGS является более негативным для n-канал и более позитивный для p-канал) формируется область истощения и достигается отсечение для более низких значений iD, Следовательно для n-канал JFET на рисунке 16 (а), максимальный iD уменьшает от IDSS as vGS сделано более негативно. Если vGS далее уменьшается (более отрицательный), значение vGS достигается после чего iD будет равен нулю независимо от значения vDS, Это значение vGS называется VGS (OFF)или напряжение отсечки (Vp). Значение Vp отрицательно для n-канал JFET и позитив для pканал JFET. Vp можно сравнить с VT для режима истощения MOSFET.
Характеристики передачи 3.2 JFET
Передаточная характеристика представляет собой график тока стока, iDкак функция напряжения сток-исток, vDSпризывают vGS равен набору постоянных напряжений (vGS = -3V, -2, -1V, 0V на рисунке 16 (a)). Передаточная характеристика практически не зависит от значения vDS поскольку после того, как JFET достигнет предела, iD остается относительно постоянным для увеличения значений vDS, Это видно из iD–vDS кривые на рисунке 16, где каждая кривая становится примерно плоской для значений vDS>Vp.
На рисунке 17 мы показываем характеристики передачи и iD-vDS характеристики для nканал JFET. Мы строим их с общим iD ось, чтобы показать, как получить одно из другого. Передаточные характеристики могут быть получены из расширения iD-vDS кривые, показанные пунктирными линиями на рисунке 17. Наиболее полезный метод определения передаточной характеристики в области насыщения заключается в следующем соотношении (уравнение Шокли):
(16)
Следовательно, нам нужно только знать IDSS и Vp для определения всей характеристики. В технических паспортах производителей часто указываются эти два параметра, поэтому можно построить передаточную характеристику. Vp в спецификации производителя отображается как VGS (OFF), Обратите внимание, что iD насыщается (т.е. становится постоянным) при vDS превышает напряжение, необходимое для отключения канала. Это можно выразить как уравнение для vDS, сидел для каждый кривая, следующим образом:
(17)
As vGS становится более отрицательным, отсечение происходит при более низких значениях vDS и ток насыщения становится меньше. Полезная область для линейной работы находится выше уровня обрыва и ниже напряжения пробоя. В этом регионе, iD насыщен и его значение зависит от vGSв соответствии с уравнением (16) или передаточной характеристикой.
Рисунок 17 - Кривые передаточных характеристик JFET
Передача и iD-vDS характеристические кривые для JFET, которые показаны на рисунке 17, отличаются от соответствующих кривых для BJT. Кривые BJT могут быть представлены как равномерно распределенные для равномерных шагов в базовом токе из-за линейной зависимости между iC и iB, У JFET и MOSFET нет тока, аналогичного базовому току, потому что токи затвора равны нулю. Поэтому мы вынуждены показывать семейство кривых iD против vDSи отношения очень нелинейные.
Второе отличие относится к размеру и форме омической области характеристических кривых. Напомним, что при использовании BJT мы избегаем нелинейной работы, избегая нижнего 5% значений vCE (т.е. область насыщения), Мы видим, что ширина омической области для JFET является функцией напряжения затвора к источнику. Омическая область является довольно линейной, пока колено не окажется близко к отщипыванию. Этот регион называется омический регион потому что, когда транзистор используется в этой области, он ведет себя как омический резистор, значение которого определяется значением vGS. По мере уменьшения величины напряжения затвор-исток ширина омической области увеличивается. Мы также отмечаем из рисунка 17, что напряжение пробоя является функцией напряжения затвор-исток. Фактически, чтобы получить достаточно линейное усиление сигнала, мы должны использовать только относительно небольшой участок этих кривых - область линейного действия находится в активной области.
As vDS увеличивается от нуля, точка разрыва возникает на каждой кривой, за пределами которой ток стока очень мало увеличивается, так как vDS продолжает увеличиваться. При этом значении напряжения сток-исток происходит отрыв. Значения отсечки отмечены на рисунке 17 и связаны пунктирной кривой, которая отделяет омическую область от активной области. Как vDS продолжает увеличиваться после обострения, достигается точка, где напряжение между стоком и истоком становится настолько большим, что обвал лавины происходит. (Это явление также имеет место в диодах и в БЯТ). В точке пробоя, iD резко возрастает с незначительным увеличением vDS, Этот сбой происходит на конце стока соединения затвор-канал. Следовательно, когда напряжение сток-затвор, vDG, превышает напряжение пробоя (BVGDS для pn соединение), лавина происходит [для vGS = 0 V]. На данный момент, iD-vDS характеристика проявляет своеобразную форму, показанную в правой части рисунка 17.
Область между напряжением обрыва и лавинным пробоем называется активная область, рабочая область усилителя, область насыщенияили защемление области. Омическая область (до отсечки) обычно называется область триоды, но иногда его называют управляемая напряжением область. JFET работает в омической области, когда требуется переменный резистор, и в приложениях переключения.
Напряжение пробоя является функцией vGS а также VDS, Поскольку величина напряжения между затвором и источником увеличивается (более отрицательным для nи больше позитива для p-канал), напряжение пробоя уменьшается (см. рисунок 17). С vGS = Vpток утечки равен нулю (за исключением небольшого тока утечки) и при vGS = 0, ток стока насыщается значением,
(18)
IDSS это ток утечки насыщения к источнику.
Между отрывом и пробоем ток стока насыщается и не изменяется заметно в зависимости от vDS, После того, как JFET пройдет рабочую точку отсечки, значение iD можно получить из характеристических кривых или из уравнения
(19)
Более точная версия этого уравнения (с учетом небольшого наклона характеристических кривых) выглядит следующим образом:
(20)
λ аналогично λ для полевых МОП-транзисторов и 1 /VA для БЖЦ. поскольку λ мал, мы предполагаем, что 
, Это оправдывает исключение второго фактора в уравнении и использование аппроксимации для смещения и анализа большого сигнала.
Насыщение сток-исток, IDSSявляется функцией температуры. Влияние температуры на Vp не большие. Тем не мение, IDSS уменьшается при повышении температуры, при этом 25 уменьшается до 100%o повышение температуры. Еще большие изменения происходят в Vp и IDSS из-за небольших изменений в производственном процессе. Это можно увидеть, просмотрев Приложение для 2N3822, где максимум IDSS 10 мА и минимум 2 мА.
Токи и напряжения в этом разделе представлены для nканал JFET. Значения для p-каналы JFET являются обратными тем, которые даны для nканальное.
Модель переменного тока 3.3 JFET Small-Signal
Модель слабого сигнала JFET может быть получена в соответствии с теми же процедурами, что и для MOSFET. Модель основана на соотношении уравнения (20). Если мы рассмотрим только ac составляющая напряжений и токов, мы имеем
(21)
Параметры в уравнении (21) задаются частными производными,
(22)
Полученная модель показана на рисунке 18. Обратите внимание, что модель идентична модели MOSFET, полученной ранее, за исключением того, что значения gm и ro рассчитываются по разным формулам. На самом деле формулы идентичны, если Vp заменяется VT.
Рисунок 18 - Модель малого сигнала переменного тока JFET
Для разработки усилителя JFET точка Q для dc Ток смещения может быть определен либо графически, либо с помощью анализа цепи, предполагая, что для транзистора используется режим отрыва. dc ток смещения в точке Q должен лежать между 30% и 70% IDSS, Это находит Q-точку в наиболее линейной области характеристических кривых.
Отношение между iD и vGS может быть нанесен на безразмерный график (т.е. нормализованную кривую), как показано на рисунке 20.
Вертикальная ось этого графика iD/IDSS и горизонтальная ось vGS/Vp, Наклон кривой gm.
Разумной процедурой для определения местоположения значения покоя вблизи центра линейной рабочей области является выбор и. Обратите внимание на рисунок 6.20, что это около середины кривой. Далее выбираем. Это дает широкий диапазон значений для vds которые удерживают транзистор в режиме отсечки.
Рисунок 20 -iD/IDSS против vGS/Vp
Мы можем найти коэффициент трансдуктивности в точке Q либо по наклону кривой на рисунке 20, либо с помощью уравнения (22). Если мы используем эту процедуру, параметр Transconductance определяется как:
(23)
Помните, что это значение gm зависит от предположения, что ID установлен на половину IDSS и VGS . 0.3Vp, Эти значения обычно представляют собой хорошую отправную точку для установки значений покоя для JFET.