Jump to TINA Main Page & General Information 

• Verilog Simulation
• Verilog-A и моделирование AMS
• VHDL Simulation
• Моделирование VHDL-AMS
• Симуляция SystemC

SystemVerilog — это расширение языка описания оборудования Verilog, также включенное в TINA.
В TINA SystemVerilog автоматически переводится в SystemC, который может быть скомпилирован с помощью MS Visual Studio, обеспечивая очень быстрый и оптимизированный код. Вы можете найти несколько примеров схем в папке Examples\HDL\SystemVerilog TINA.

Пример SystemVerilog: