Verilog A и AMS Simulation

Verilog A и AMS Simulation

Jump to TINA Main Page & General Information 

Сегодня наиболее широко используемый язык для описания электронных схем и моделей устройств - это Spice формат списка соединений (1973). Тем не менее Spice Списки соединений часто трудно читать и понимать, и им не хватает многих функций языков программирования, которые понадобились бы инженерам при создании моделей и симуляции.

Относительно новый язык Verilog-A (1995) предоставляет альтернативный метод с легким для чтения стилем языка программирования C, подобным синтаксису. Таким образом, Verilog-A является подходящим преемником SPICE списки соединений для описания топологий схем.

Еще более сложным методом описания электронных схем, содержащих как аналоговые, так и цифровые компоненты, является язык Verilog-AMS. Как мы наблюдали ранее, Verilog-AMS является производной от чисто цифрового Verilog, расширенного с помощью чисто аналогового Verilog A и интерфейса для соединения аналоговой и цифровой частей.

Большинство библиотек устройств TINA находятся в Spice формат списка соединений. Однако вы уже можете создавать и импортировать модели и размещать макросы TINA в форматах Verilog-A и Verilog-AMS. Вы можете найти несколько языковых примеров, моделей устройств и схем в папке examplesVerilog A TINA.

Пример Verilog-AMS:

Следующая схема содержит макрос цифрового аналогового преобразователя (DAC) с последовательным периферийным интерфейсом (SPI) и макрос испытательного стенда, генерирующий цифровой сигнал SPI. Модель DAC определена в Verilog AMS. Интересно, что тестовый стенд с левой стороны написан на VHDL, который является примером смешивания различных HDL, но здесь мы сосредоточимся на макросе Verilog AMS справа. Эта схема (DAC VAMS.TSC) включена в папку EXAMPLESVerilog AMS TINA.

В TINA вы можете увидеть код Verilog AMS модели ЦАП, если дважды щелкнуть макрос ЦАП и нажать кнопку «Ввод макроса».

Часть кода показана ниже:

Мы не будем вдаваться в подробный анализ кода. Мы просто хотим показать, что в первой части, показанной выше, модуль DA Verilog преобразует последовательный сигнал в аналоговый сигнал (VOUTA).

В конце макроса, показанного ниже (в TINA вы можете прокрутить вниз), вызывается модуль DA, и сигнал сглаживается простым операционным усилителем и RC-фильтром с использованием инструкций Verilog A. Вы также можете увидеть определение конденсатора в фрагменте кода ниже.