• Перейти на главную страницу TINA и общую информацию 

• VHDL Simulation
• Verilog Simulation
• Verilog-A и моделирование AMS
• SystemVerilog Моделирование
• Симуляция SystemC

VHDL-AMS является расширением языка описания оборудования VHDL, также включенного в TINA. Это включает в себя Aналог и Mфиксированный-Sрасширения сигнала (AMS) к чисто цифровому языку VHDL для моделирования аналоговых и смешанных систем. Вы можете найти несколько примеров схем в папке Examples\HDL\VHDL-AMS TINA.

Пример VHDL-AMS: