Digitálna simulácia Verilog
Simulácia elektronických obvodov Verilog
Jump to TINA Main Page & General Information
TINA tiež obsahuje výkonný digitálny Verilog simulačný motor. Výhodou Verilog v porovnaní s VHDL, že je ľahšie sa učiť a pochopiť, ale existuje viac funkcií vo VHDL.
TINA dokáže preložiť modely Verilog a ostatné digitálne komponenty na syntetizovateľný kód VHDL a pomocou softvéru Webpack od spoločnosti Xilinx môžete vygenerovať súbor bitového toku popisujúci implementáciu návrhu a potom ho nahrať na čipy Xilinx FPGA.
Nasledujúci obvod porovnáva rovnaký úplný obvod sčítača pomocou VHDL a Verilog.
Schematická časť je rovnaká, iba kódy v makrách sú odlišné.
Môžete dvakrát kliknúť na makrá VHDL alebo Verilog a stlačením klávesu Enter Makro zobraziť všetky podrobnosti a upraviť kód, ak si želáte:
Základné časti sú veľmi podobné:
| Verilog | VHDL |
| assign S = A ^ B | S <= (A xor B) |
| assign C = A & B | C <= (A and B) |
Ak spustíte analýzu digitálneho časovania z ponuky Analýza. Zobrazí sa nasledujúci diagram:
Môžete vidieť, že výstupné signály z oboch modelov sú presne rovnaké.
English
English
German
French
Spanish
Portuguese
Russian
Chinese (Simplified)
Chinese (Traditional)
Japanese
Korean
Hungarian