Digitálna VHDL simulácia s TINACloud

VHDL (VHSIC (veľmi vysokorýchlostné integrované obvody) Hardware Description Language) je IEEE-štandardný jazyk pre popis hardvéru používaný elektronickými dizajnérmi na opis a simuláciu ich čipov a systémov pred výrobou.

TINACloud teraz obsahuje výkonný digitálny simulačný modul VHDL. Akýkoľvek digitálny obvod v TINACloud môže byť automaticky prevedený na kód VHDL a analyzovaný ako návrh VHDL. Okrem toho môžete analyzovať širokú škálu hardvéru dostupného vo VHDL a definovať svoje vlastné digitálne komponenty a hardvér vo VHDL. Veľkou výhodou VHDL je nielen to, že ide o štandard IEEE, ale tiež to, že sa dá automaticky realizovať v programovateľných logických zariadeniach, ako sú FPGA a CPLD.

TINACloud dokáže vygenerovať syntetizovateľný kód VHDL spolu s príslušným súborom UCF, ak je v ponuke Analýza / Možnosti začiarknuté políčko Generovať syntetizovateľný kód. Vytvorené súbory VHD a UCF môžete uložiť pomocou príkazu „Vytvoriť súbor VHD a UCF“ v ponuke T&M. Tieto súbory môžete načítať pomocou bezplatného nástroja Webpack od spoločnosti Xilinx, vygenerovať súbor bitového toku popisujúci implementáciu návrhu a potom ho nahrať na čipy Xilinx FPGA.

Príklad: Nasledujúci okruh je počítadlo definované vo VHDL.

Spustite simuláciu online pomocou TINACloud kliknutím na obrázok

Simulácia behu analýzy / digitálneho VHDL poskytuje nasledujúci diagram:

Ak kliknete na blok „Počítadlo“ a v riadku HDL stlačte tlačidlo ..., uvidíte kód VHDL definujúci počítadlo

knižnica ieee; použite ieee.std_logic_1164.all; použite ieee.std_logic_arith.all; -------------------------------------------------- - Počítadlo ENTITY je port (hodiny: v std_logic; clear: v std_logic; QA, QB, QC, QD: out std_logic); KONIEC; -------------------------------------------------- - ARCHITECTURE behv počítadla je signál Pre_Q: nepodpísané (3 až 0); BEGIN - behaviorálny popis procesu počítadla (hodiny, vymazanie) začína, ak je clear = '1', potom Pre_Q <= "0000"; elsif (clock = '1' a clock'event) potom QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; koniec Ak; konečný proces; END behv;

V TINA môžete zmeniť VHDL kód a okamžite vidieť efekt.

Zmeňte riadok Pre_Q <= Pre_Q + 1; vyššie Pre_Q <= Pre_Q + 2; a zatvorte dialógové okno.