Digitalna simulacija Verilog
Digitalna simulacija elektronskega vezja Verilog
Jump to TINA Main Page & General Information
- Verilog-A & AMS Simulacija
- Simulacija SystemVerilog
- Simulacija VHDL
- VHDL-AMS simulacija
- SystemC Simulacija
TINA vključuje tudi močan digitalni Verilog simulacijski motor. Prednost Veriloga v primerjavi z VHDL, da je lažje za učenje in razumevanje, vendar obstaja več funkcij v VHDL.
TINA lahko prevede Verilog modelov in drugih digitalnih komponent v synthesizable VHDL kodo in z uporabo programske opreme Xilinx's Webpack, lahko ustvarite bitni tok datoteko, ki opisuje izvajanje modela in ga naložite na Xilinx FPGA čipov.
Naslednje vezje primerja isto polno seštevalno vezje z uporabo VHDL in Verilog.
Shematski del je enak, samo kode v makrih so različne.
Dvokliknite makre VHDL ali Verilog in pritisnite Enter Macro, da si ogledate vse podrobnosti in uredite kodo, če želite:
Bistveni deli so zelo podobni:
Verilog | VHDL |
assign S = A ^ B | S <= (A xor B) |
assign C = A & B | C <= (A and B) |
Če zaženete Digital Timing Analysis iz menija Analysis (Analiza). Prikaže se naslednji diagram:
Vidite lahko, da so izhodni signali obeh modelov popolnoma enaki.