Digitalna VHDL simulacija z TINACloud

VHDL (VHSIC (Integrirana vezja z zelo veliko hitrostjo) Jezik opisa strojne opreme) je standardni opis strojne opreme IEEE, ki ga uporabljajo elektronski oblikovalci za opisovanje in simulacijo njihovih čipov in sistemov pred izdelavo.

TINACloud zdaj vključuje močan digitalni VHDL simulacijski motor. Vsako digitalno vezje v TINACloud se lahko samodejno pretvori v VHDL kodo in analizira kot VHDL design. Poleg tega lahko analizirate široko paleto strojne opreme, ki je na voljo v VHDL, in določite svoje digitalne komponente in strojno opremo v VHDL. Velika prednost VHDL ni le v tem, da je standard IEEE, ampak tudi, da se lahko samodejno realizira v programabilnih logičnih napravah, kot so FPGA in CPLD.

TINACloud lahko generira sintetizirano VHDL kodo skupaj z ustrezno datoteko UCF, če je potrditveno polje Generate synthesizable postavljeno v meniju Analysis / Options. Ustvarjene datoteke VHD in UCF lahko shranite z ukazom »Ustvari datoteko VHD & UCF« v meniju T&M. Lahko preberete te datoteke z Xilinxovim brezplačnim pripomočkom Webpack, ustvarite datoteko bitnega toka, ki opisuje izvajanje načrta in jo naložite na žetone Xilinx FPGA.

Primer: Naslednje vezje je števec, definiran v VHDL.

Izvedite simulacijo na spletu s TINACloud s klikom na sliko

Analiza teka / digitalna simulacija VHDL prikazuje naslednji diagram:

Digitalna VHDL simulacija, slika 3

Če kliknete na gumb »Števec« in v vrstici HDL pritisnite gumb… lahko vidite kodo VHDL, ki definira števec.

knjižnica ieee; uporabite ieee.std_logic_1164.all; uporabite ieee.std_logic_arith.all; -------------------------------------------------- - Števec ENTITY je pristanišče (ura: v std_logic; jasno: v std_logic; QA, QB, QC, QD: out std_logic); END števec; -------------------------------------------------- - ARHITEKTURA behv števca je signal Pre_Q: nepodpisan (3 downto 0); BEGIN - vedenjski opis števca (ura, čiščenje) se začne, če je jasno = '1', potem Pre_Q <= "0000"; elsif (ura = '1' in dogodek ure) in nato QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; končati, če; končni proces; END behv; 

V TINA lahko spremenite VHDL kodo in videli učinek takoj.

Spremenite vrstico Pre_Q <= Pre_Q + 1; zgoraj do Pre_Q <= Pre_Q + 2; in zaprite pogovorno okno.

Sedaj simulacija analize / digitalne VHDL daje naslednji diagram:

Digitalna VHDL simulacija, slika 4