Digitalna VHDL simulacija z TINACloud

VHDL (VHSIC (Integrirana vezja z zelo veliko hitrostjo) Jezik opisa strojne opreme) je standardni opis strojne opreme IEEE, ki ga uporabljajo elektronski oblikovalci za opisovanje in simulacijo njihovih čipov in sistemov pred izdelavo.

TINACloud zdaj vključuje zmogljiv digitalni simulator VHDL. Vsako digitalno vezje v TINACloud lahko samodejno pretvori VHDL kodo in analizira kot VHDL zasnovo. Poleg tega lahko analizirate široko paleto strojne opreme, ki je na voljo v VHDL, in določite svoje digitalne komponente in strojno opremo v VHDL. Velika prednost VHDL ni le v tem, da je IEEE standard, ampak tudi v tem, da se lahko samodejno realizira v programirljivih logičnih napravah, kot so FPGA in CPLD.

TINACloud lahko generira sintetizirano kodo VHDL skupaj z ustrezno datoteko UCF, če je v meniju Analiza / možnosti nastavljeno potrditveno polje Ustvari sintetizirano kodo. Ustvarjene datoteke VHD in UCF lahko shranite z ukazom »Ustvari datoteko VHD & UCF« v meniju T&M. Te datoteke lahko preberete z Xilinxovim brezplačnim pripomočkom Webpack, ustvarite datoteko bitnega toka, ki opisuje izvedbo zasnove, in jo nato naložite v čipe Xilinx FPGA.

Primer: Naslednje vezje je števec, definiran v VHDL.

Izvedite simulacijo na spletu s TINACloud s klikom na sliko

Analiza teka / digitalna simulacija VHDL prikazuje naslednji diagram:

Če kliknete blok »Števec« in v vrstici HDL pritisnete gumb…, lahko vidite kodo VHDL, ki definira števec

knjižnica ieee; uporabite ieee.std_logic_1164.all; uporabite ieee.std_logic_arith.all; -------------------------------------------------- - števec ENTITY je vrata (ura: v std_logic; jasno: v std_logic; QA, QB, QC, QD: ven std_logic); KONEC števec; -------------------------------------------------- - ARHITEKTURA števec je signal Pre_Q: nepodpisan (3 do 0); BEGIN - vedenjski opis postopka števca (ura, jasno) se začne, če je clear = '1', potem Pre_Q <= "0000"; elsif (ura = '1' in ura'event), nato QA <= Pre_Q (0); QB <= Pre_Q (1); QC <= Pre_Q (2); QD <= Pre_Q (3); Pre_Q <= Pre_Q + 1; konec če; končni postopek; KONEC behv;

V TINA lahko spremenite VHDL kodo in videli učinek takoj.

Spremenite vrstico Pre_Q <= Pre_Q + 1; zgoraj do Pre_Q <= Pre_Q + 2; in zaprite pogovorno okno.