VHDL simulacija v TINA vključena v vse različice
VHDL simulacija v TINA vključena v vse različice
- VHDL-AMS simulacija
- Verilog Simulation
- Verilog-A & AMS Simulacija
- Simulacija SystemVerilog
- SystemC Simulacija
VHDL (VHSIC (Integrirana vezja z zelo veliko hitrostjo) Jezik opisa strojne opreme) je standardni opis strojne opreme IEEE, ki ga uporabljajo elektronski oblikovalci za opisovanje in simulacijo njihovih čipov in sistemov pred izdelavo.
TINA različice 7 in višje sedaj vključujejo močan digitalni VHDL simulacijski motor. Vsako digitalno vezje v TINA lahko samodejno pretvori VHDL kodo in analizirati kot VHDL design. Poleg tega lahko analizirate široko paleto strojne opreme, ki je na voljo v VHDL, in določite svoje digitalne komponente in strojno opremo v VHDL. Velika prednost VHDL ni le v tem, da je standard IEEE, ampak tudi, da se lahko samodejno realizira v programabilnih logičnih napravah, kot so FPGA in CPLD.
TINA lahko generira sintetizirano kodo VHDL skupaj z ustrezno datoteko UCF, če je v meniju Analiza / možnosti nastavljeno potrditveno polje Ustvari sintetizirano kodo. Ustvarjene datoteke VHD in UCF lahko shranite z ukazom »Ustvari datoteko VHD & UCF« v meniju T&M. Te datoteke lahko preberete z Xilinxovim brezplačnim pripomočkom Webpack, ustvarite datoteko bitnega toka, ki opisuje izvedbo zasnove, in jo nato naložite v čipe Xilinx FPGA.
Primer: Naslednje vezje je števec, definiran v VHDL.
Analiza teka / digitalna simulacija VHDL prikazuje naslednji diagram:
Če v TINA-ju dvokliknete blok Counter in pritisnete gumb Enter Macro, lahko vidite kodo VHDL, ki določa števec:
library ieee;use ieee.std_logic_1164.all;
use ieee.std_logic_arith.all;
------------------
ENTITY counter is port(clock: in std_logic; clear: in std_logic; QA, QB, QC, QD: out std_logic); END counter;
------------------
ARCHITECTURE behv of counter is
signal Pre_Q: unsigned( 3 downto 0 );
BEGIN
— behavioral description of the counter
process(clock, clear) begin
if clear = ‘1’ then
Pre_Q <= “0000”;
elsif (clock=’1′ and clock ‘event) then
QA <= Pre_Q(0);
QB <= Pre_Q(1);
QC <= Pre_Q(2);
QD <= Pre_Q(3);
Pre_Q <= Pre_Q + 1;
end if;
end process;
END behv;
V TINA lahko spremenite VHDL kodo in videli učinek takoj.
Spremenite vrstico Pre_Q <= Pre_Q + 1; zgoraj do Pre_Q <= Pre_Q + 2; in zaprite pogovorno okno.
Zdaj analiza / Digital VHDL simulacija prinaša naslednji diagram
Prav tako lahko preučite to vezje v TINA Interaktivni način.